SU417912A1 - RESERVED FREQUENCY DIVIDER - Google Patents

Description

1one

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано в блоках опорной частоты или задающих генераторах, различных системах обработки преобразовани  и передачи информации , к которым предъ вл ютс  повышенные требовани  стабильности и надежности работы.The invention relates to the field of automation and computer technology and can be used in the reference frequency blocks or master oscillators, various conversion processing and information transfer systems, which are subject to increased requirements for stability and reliability of operation.

Известен резервированный делитель частоты , содержащий резервные счетчики, мажоритарные элементы и дешифраторы состо ний.A redundant frequency divider is known that contains backup counters, majority elements, and state decoders.

Однако такие устройства характеризуютс  невысокими помехоустойчивостью и быстродействием .However, such devices are characterized by low noise immunity and speed.

В предлагаемом делителе частоты в каждый канал введен элемент «И-НЕ, выход которого подключен к установочному входу первого разр да резервного счетчика, а входы соединены с выходом дешифратора состо ний, с инверсным выходом мажоритарного элемента и с инверсным выходом источника входных сигналов.In the proposed frequency divider, an “AND-NOT” element is introduced into each channel, the output of which is connected to the setup input of the first bit of the backup counter, and the inputs are connected to the output of the state decoder, with the inverse output of the major element and with the inverse output of the input signals.

На фиг. 1 показана блок-схема делител  частоты; на фиг. 2 приведен пример выполнени  первого разр да счетчика.FIG. 1 shows a block diagram of a frequency divider; in fig. 2 shows an example of performing the first bit of a counter.

Резервированный делитель частоты содержит резервные каналы (например, три) 1, 2 и 3, каждый из которых состоит из счетчика 4 импульсов, дешифратора 5, инвертирующих каскадов 6, 7 и логического элемента «И-The redundant frequency divider contains backup channels (for example, three) 1, 2 and 3, each of which consists of a counter of 4 pulses, a decoder 5, inverting stages 6, 7 and an AND

НЕ 8, мажоритарные элементы 9, 10 и 11, входные шины 12. 13 н 14, установочный вход 15 и счетный в.од 16 первого разр да. Делитель работает следующим образом.NOT 8, majority elements 9, 10 and 11, input buses 12. 13 n 14, installation input 15 and counting input 16 of the first digit. The divider works as follows.

Сигнал по шинам 12, 13, 14 поступает на входы счетчиков импульсов и через инвертирующий каскад на первый вход логической схемы «И-НЕ каждого канала. При установке всех разр дов счетчика 4, например, вThe signal on the buses 12, 13, 14 is fed to the inputs of the pulse counters and through the inverting cascade to the first input of the AND-NOT logic of each channel. When installing all bits of counter 4, for example, in

«1, на выходе дешифратора по вл етс  сигнал , который поступает на входы мажоритарных элементов 9, 10, 11 и на второй вход логического элемента «И-НЕ своего канала. При совпадении двух сигналов на входах мажоритарных элементов на их выходах по вл ютс  сигналы, которые через инвертирующие каскады закрывают по третьему входу элементы «И-НЕ. Таким образом, при синхронной работе всех каналов на выходах логических элементов «И-НЕ всегда действует единичный потенциал, который не вли ет на работу счетчиков импульсов."1, a signal appears at the output of the decoder, which is fed to the inputs of the majority elements 9, 10, 11 and to the second input of the AND gate of its channel. When two signals coincide at the inputs of the major elements, signals appear at their outputs, which through inverting stages close the third input elements “AND-NOT. Thus, in case of synchronous operation of all channels at the outputs of the AND-NES logic gates, a single potential always acts, which does not affect the operation of the pulse counters.

В случае возникновени  сбо , например, в канале 1 (аналогично могут быть рассмотрены сбои в каналах 2 или 3), на выходе дещифратора 5 канала 1 по вл етс  сигнал, опережающий сигналы на выходах дещифраторов других каналов, который нрикладываетс  к второму входу логического элементаIn the event of a failure, for example, in channel 1 (malfunctions in channels 2 or 3 can be considered similarly), the output of the decipher 5 of channel 1 is a signal ahead of the signals on the outputs of the other channel deciphers, which is applied to the second input of the logic element

«И-НЕ. При этом на выходе мажоритарного элемента 9 действует нулевой потенциал, который инвертируетс  каскадом бив виде единичного потенциала действует на третий вход логического элемента «И-НЕ. По окончании действи  входного импульса но шине 12 на выходе инвертирующего каскада 7 по вл етс  единичный нотенциал. С приходом этого потенциала иа первый вход логического элемента «И-НЕ на его выходе возникает нулевой потенциал.“AND-NO. In this case, at the output of the majority element 9, a zero potential acts, which is inverted by a cascade of biv in the form of a single potential acts on the third input of the logical element "AND-NOT. At the end of the input pulse, a single notional appears at the output 12 of the inverting stage 7. With the arrival of this potential and the first input of the logical element “AND –NAY, a zero potential arises at its output.

Поскольку выход логического элемента «И-НЕ соединен с установочным входом 15 первого разр да счетчика импульсов, счетные импульсы, поступающие по щиие 12 на счетный вход 16 первого разр да, не мен ют его состо ни . В этом состо нии счетчик импульсов находитс  до тех пор пока на выходе элемента 9 не по витс  сигнал, который через инвертирующий каскад б закрывает логическую схему «И-НЕ по третьему входу. В этот момент все разр ды счетчиков импульсов каналов 1, 2, 3 наход тс  в состо ни х, определ емых дещифраторами 5.Since the output of the logical element IS is NOT connected to the setup input 15 of the first discharge of the pulse counter, the counting pulses, arriving at 12 on the counting input 16 of the first discharge, do not change its state. In this state, the pulse counter is until the output of element 9 fails to receive a signal that, through the inverting stage b, closes the AND-HES logic at the third input. At this moment, all bits of the pulse counters of the channels 1, 2, 3 are in the states defined by decipherors 5.

Установившийс  единичный потенциал на выходе логического элемента «И-НЕ не преп тствует поступлению имнульсов с шины 12 в счетчик импульсов 4. Таким образом, при поступлении счетных импульсов по шинам 12, 13, 14 обеспечиваетс  сипхронно-синфазный режим работы всех каналов резервированногоThe established unit potential at the output of the logic element AND-NOT does not prevent the receipt of a pulse from the bus 12 into the pulse counter 4. Thus, when the counting pulses arrive on the buses 12, 13, 14, a synchronous-common mode operation of all the channels of the reserved

делител  частоты. Выход из стро  одного из каналов не приводит к искажению выходных сигналов. Благодар  этому обеспечиваетс  высока  надежность делител  частоты. Кроме того, предлагаемый делитель обладает повышенным быстродействием, так как в процессе нормальной работы на установочные входы разр дов счетчиков импульсов не поступают синхронизирующие сигналы, иfrequency divider. Failure of one of the channels does not distort the output signals. This ensures high reliability of the frequency divider. In addition, the proposed divider has an increased speed, since during normal operation the synchronization signals do not arrive at the installation inputs of the bits of the pulse counters, and

быстродействие делител  частоты определ етс  быстродействием этих счетчиков импульсов. Отсутствие св зей в цеп х установки разр дов счетчиков импульсов повыщает помехоустойчивость и упрощает резервированный делитель частоты.the speed of the frequency divider is determined by the speed of these pulse counters. The absence of connections in the setting of the bits of the pulse counters increases the noise immunity and simplifies the redundant frequency divider.

Предмет изобретени Subject invention

Резервированный делитель частоты, содержащий резервные счетчики, мажоритарные элементы и дешифраторы состо ний, отличающийс  тем, что, с целью упрощени , повышени  помехоустойчивости и увеличени  быстродействи , в каждый канал введен элемент «И-НЕ, выход которого подключен к установочному входу первого разр да резервного счетчика, а входы соединены с выходом дешифратора состо ний, с инверсным выходом мажоритарного элемента и с инверсным выходом источника входных сигналов.A redundant frequency divider containing backup counters, majority elements and state decoders, characterized in that, in order to simplify, improve noise immunity and increase speed, the element "AND-NOT, the output of which is connected to the setup input of the first bit of the backup the counter, and the inputs are connected to the output of the state decoder, with the inverse output of the majority element, and with the inverse output of the input signal source.