RU2263372C2 - Интегральная микросхема (имс) с защитой от анализа и способ ее изготовления - Google Patents

Интегральная микросхема (имс) с защитой от анализа и способ ее изготовления Download PDF

Info

Publication number
RU2263372C2
RU2263372C2 RU2003118434/28A RU2003118434A RU2263372C2 RU 2263372 C2 RU2263372 C2 RU 2263372C2 RU 2003118434/28 A RU2003118434/28 A RU 2003118434/28A RU 2003118434 A RU2003118434 A RU 2003118434A RU 2263372 C2 RU2263372 C2 RU 2263372C2
Authority
RU
Russia
Prior art keywords
integrated circuit
conductive paths
conductive
wiring
analysis
Prior art date
Application number
RU2003118434/28A
Other languages
English (en)
Other versions
RU2003118434A (ru
Inventor
Маркус ЯНКЕ (DE)
Маркус ЯНКЕ
Original Assignee
Инфинеон Текнолоджиз Аг
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Инфинеон Текнолоджиз Аг filed Critical Инфинеон Текнолоджиз Аг
Publication of RU2003118434A publication Critical patent/RU2003118434A/ru
Application granted granted Critical
Publication of RU2263372C2 publication Critical patent/RU2263372C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G06K19/07309—Means for preventing undesired reading or writing from or onto record carriers
    • G06K19/07363—Means for preventing undesired reading or writing from or onto record carriers by preventing analysis of the circuit, e.g. dynamic or static power analysis or current analysis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Storage Device Security (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Использование: в интегральных микросхемах для защиты от анализа, осуществляемого путем несанкционированного доступа. Сущность изобретения: в интегральной микросхеме с подложкой, имеющей компоненты микросхемы, и, по меньшей мере, одну плоскость разводки с первыми проводящими дорожками, предназначенными для соединения компонентов интегральной микросхемы, в плоскости разводки свободные от первых проводящих дорожек области заполнены вторыми проводящими дорожками для защиты интегральной микросхемы от анализа, осуществляемого путем несанкционированного доступа. В способе изготовления интегральной микросхемы при формировании монтажной схемы свободные от первых проводящих дорожек области плоскости разводки заполняют вторыми проводящими дорожками для защиты интегральной микросхемы от анализа, осуществляемого путем несанкционированного доступа. Техническим результатом заявленного изобретения является создание при низких затратах интегральной микросхемы, обеспечивающей высокую защиту против действующего извне несанкционированного анализа. 2 н. и 8 з.п. ф-лы, 2 ил.

Description

Данное изобретение относится к ИМС с подложкой, которая имеет схемные элементы и плоскость монтажа с первыми проводящими дорожками, а также к способу изготовления ИМС.
В случае интегральных схем, особенно при их использовании в чип-картах, у потенциального злоумышленника имеется возможность провести анализ интегральной схемы так называемым «обратным проектированием» и с использованием полученной информации изменить режим работы схемы или осуществить манипулирование данными в запоминающем устройстве. Этот способ может привести к нежелательным последствиям, особенно в случае схем, для которых важна защищенность, например, с функциями платежных карт или обеспечения права доступа. При таком анализе в типовом случае удаляется материал, покрывающий чип, а также часть верхних слоев, защищающих разводку чипа. В случае открытых верхних проводящих дорожек речь идет, чаще всего, о проводниках, для которых не важна защищенность, которые можно обойти посредством так называемых «шунтирующих проводников», чтобы далее достичь более глубоких слоев и проводников. В настоящее время такой анализ может проводиться с некоторыми затратами так называемым «FIB-методом» («фокусированным пучком ионов»). Как только достигнуты расположенные глубже проводники, для которых важна защищенность и которые являются поэтому критическими проводниками, с них может быть осуществлен съем сигналов импульсов (так называемое «зондирование») или эти проводники могут быть нагружены сигналами для манипулирования данными (так называемое «подавление»).
По этой причине в прошлом ставилась цель предотвратить или, по меньшей мере, осложнить анализ интегральных схем и манипуляцию ими, которую пытались достичь, с одной стороны, посредством скрытой топологии формирования критических проводников в плоскости монтажа, а с другой стороны, нанесением специальной, прикрывающей, защитной плоскости над критическими с точки зрения защиты плоскостями монтажа. В случае этих защитных плоскостей («защитных экранов») реализуются проводники в форме меандра или решетки, например, парами в защитной плоскости, при их прерывании или коротком замыкании для случая приложения различных напряжений обнаруживающий это состояние датчик вызывает стирание памяти, сброс или неисправное состояние других частей микросхемы. Также возможно выполнение этих называемых «пассивными» проводников в виде неподключенных без напряжения. В этом случае они служат только для увеличения затрат при попытках взлома (несанкционированного доступа) или для помех.
Защищенность микросхем можно повысить, заменяя описанные «пассивные» проводники так называемыми «активными» проводниками при проектировании плоскости монтажа. В этом случае проводники экрана посредством схемы управления нагружаются сигналами, которые анализируются схемой анализа данных и, например, сравниваются с опорными сигналами. Из-за возможных вариаций сигналов защитный экран можно обойти только за счет требующей очень высоких затрат прокладки шунтирующего проводника FIB-методом.
В то время как интегральные схемы обычных логических элементов разрабатываются в основном в условиях управляемого вручную проектирования (полностью заказные конструкции), ручная обработка или воздействие в условиях интенсивно развивающейся синтезированной логики могут быть реализованы только с высокими затратами. При этом методе функции и связи объектов описываются на языке программирования высокого уровня, например VHDL, и через компилятор переводятся в готовую схему монтажа. Так как защитные свойства проводников экрана вытекают из функций, не зависимых от самой схемы, и из их пространственного положения, но они не могут быть предварительно установлены при этом способе синтеза, то в этом способе, к сожалению, только потом схема монтажа может дополняться вручную с соответствующими затратами на защитные плоскости, что противоречит желаемым преимуществам по эффективности и времени при разработке интегральной схемы.
При этом интегральные схемы, разработанные способом синтеза, могут быть особенно уязвимыми по отношению к возможным атакам, так как основной монтаж осуществляется в более глубоких слоях, в то время как в верхних слоях степень заполнения проводниками становится все меньшей. На основании этого, потенциальный злоумышленник может, не касаясь проводников, расположенных в верхних плоскостях разводки, например из точечной измерительной позиции, иглой добраться прямо до глубоколежащих проводников, критических с точки зрения защищенности.
Задача данного изобретения состоит в создании ИМС и способа ее изготовления, которые обеспечивают высокую защиту против действующего извне способа анализа при низких затратах и незначительной стоимости, особенно для случая, когда монтажная схема разработана способом синтеза.
Задача решается согласно изобретению посредством признаков, раскрытых в пунктах 1 и 6 формулы изобретения.
Этажерочная конструкция микросхемы, которая позволяет предотвратить возможность анализа за счет проводящих дорожек, известна из WO 00/67319 A1.
Согласно данному изобретению предлагается интегральная микросхема, в которой благодаря заполнению областей, свободных от проводящих дорожек, поддерживающих соответствующую назначению функцию интегральных микросхем, служащими для защиты интегральной схемы проводящими дорожками, для каждой плоскости обеспечивается максимальная степень заполнения проводящими дорожками.
Во-первых, тем самым для потенциального злоумышленника при обратном проектировании увеличивается число исследуемых дорожек, приходящееся на плоскость разводки, а во-вторых, для потенциального злоумышленника заранее невозможно установить, какие проводящие дорожки в плоскости разводки служат собственно для интегральной схемы, а какие - только для защиты этой схемы. Таким образом, возникает преимущество, состоящее в том, что заполнение и общее позиционирование обоих размещений проводящих дорожек в плоскости разводки приводит к значительно более высоким затратам при обратном проектировании.
Согласно изобретению интегральная микросхема может содержать подложку с активными элементами схемы, а также интегральные схемы, применяемые в качестве «перевернутого кристалла» без активных элементов схемы, причем последние обычно структурированной стороной приклеиваются к структурированной стороне подложки, содержащей активные элементы схемы. Совместно они составляют соответствующую изобретению микросхему.
Необходимо сослаться на то, что в этом документе согласно заявленному изобретению понятие элементов схемы охватывает также проводящие дорожки. Согласно изобретению интегральная микросхема может находить также применение, например, в упомянутых перевернутых кристаллах, содержащих лишь проводящие дорожки, которые соответственно этому могут служить в качестве расширенной защиты для кристалла, содержащего в себе активные элементы схемы.
Особенно выгодным оказывается способ изготовления устройства согласно данному изобретению для разработанных способом синтеза интегральных схем. Не перекрытые в способе синтеза проводящими дорожками в верхних плоскостях разводки и поэтому свободные и глубже лежащие критические проводящие дорожки можно накрыть после окончания способа синтеза согласно данному изобретению за счет заполнения свободных областей, расположенных над соответствующей проводящей дорожкой, служащими для защиты интегральной схемы проводящими дорожками. Возможное применение данного изобретения перед или во время способа синтеза должно учитывать сказанное выше. Преимущественно устройство и способ согласно данному изобретению реализуются посредством вычислительной программы заполнения, которая идеально сопрягается со способом синтеза. Кроме преимущества в скорости, тем самым обеспечивается возможность того, что благодаря созданию новой модульной версии с изменениями в монтажной схеме интегральной схемы, также создается совершенно новая монтажная схема защитными проводниками. Таким образом, анализ методом обратного проектирования связан не просто с исследованием малых изменений от одной модульной версии до следующей, а такой анализ должен проводиться полностью заново с высокими затратами.
Так как в предлагаемой интегральной микросхеме не предусмотрены специально предназначенные плоскости для защитных проводящих дорожек, потому что соответствующие проводящие дорожки находятся в плоскостях, в которых уже произведен электрический монтаж, не возникают дополнительные затраты на конструирование плоскостей металлизации. Это экономическое преимущество может быть получено и при проектировании специализированных интегральных схем, если соответствующие защитные проводящие дорожки заполняют свободные области составленных вручную библиотечных модулей или проводящих дорожек и проводников питания при отказе от обычно используемой защитной специально предназначенной плоскости.
Другой аспект выражает возможную многослойность областей с проводящими дорожками для защиты интегральной схемы. Кроме повышения затрат, обусловленного многослойностью, это позволяет комбинировать различные защитные механизмы, как, например, емкостные сенсорные проводники в первой плоскости с сигнальными и сенсорными проводниками, снабженными компараторами, во второй плоскости, которые предпочтительным образом существенно затрудняют последовательное удаление плоскостей и исследование проводящих дорожек.
Дальнейшие предпочтительные варианты осуществления следуют из зависимых пунктов формулы изобретения.
Изобретение объясняется более подробно ниже, на примере осуществления. При этом на фиг.1 представлен поперечный разрез приведенной для примера полученной способом синтеза микросхемы с транзисторами и проводящими дорожками в четырех плоскостях металлизации (а), т.е. согласно уровню техники; и (b) после заполнения, т.е. после применения соответствующего изобретению способа изготовления микросхемы.
На фиг.1а показана разработанная способом синтеза монтажная схема интегральной микросхемы, соответствующая уровню техники. В изображенном поперечном разрезе приведенного для примера устройства на подложке 9 изображены три транзистора Т1, Т2 и Т3, из них транзисторы Т1 и Т2 представляют КМОП (комплементарная структура металл-окисел-полупроводник)-инвертор. В расположенном на подложке изолированном слое 91 находятся соответствующие управляющие электроды (затворы)G1-G3, а также металлические контакты к областям истока S1-S3 и областям стока D1-D3 трех транзисторов. На этом слое находится первая плоскость 10 металлизации с расположенным на ней изолированным слоем с проводящими дорожками 20, служащими для соединений компонентов. Вследствие пересечений проводящих дорожек 20 эти проводящие дорожки должны отводиться также в вышележащие плоскости 11, 12 и 13 металлизации, разделенные посредством изоляционных слоев друг от друга, причем обычно в самых верхних слоях металлизации прокладываются шины питания. VHDL-программный код, отображающий зависимости и режимы работы соответствующих компонентов, транслируется посредством компилятора, посредством чего возникает оптимизированная монтажная схема, например, обеспечивающая максимально короткие пути монтажа. Тем самым самый нижний слой 10 металлизации сильнее всего заполняется проводящими дорожками, в то время как эта степень заполнения сильнее убывает по направлению к верхним слоям металлизации. Таким путем в монтажной схеме создаются расширяющиеся по направлению к верхним слоям металлизации свободные от проводящих дорожек области 1, 1', причем могут возникать далее не используемые компилятором свободные области 1', которые окружены проводящими дорожками.
Согласно этой микросхеме для потенциального злоумышленника было бы возможно, с целью несанкционированного доступа, после удаления изоляционных слоев между слоями 10-13 металлизации достичь, например, иглами проводящих дорожек 21 транзистора Т3, критичных с точки зрения защиты, расположенных в первом слое 10 металлизации или еще проводящих дорожек 22 транзисторов Т2, Т3, расположенных во втором слое 11 металлизации, для осуществления таких действий, как вышеупомянутое «зондирование» или «подавление».
Согласно способу, лежащему в основе данного изобретения, для изготовления интегральной микросхемы области 1, оставленные свободными, например, в способе синтеза от проводящих дорожек, заполняются другими проводящими дорожками 30, служащими защите интегральной схемы. Это можно осуществлять вручную, но в идеале должно реализовываться посредством вычислительной программы заполнения, которая обнаруживает свободные области и заполняет их проводящими дорожками при сохранении заданных защитных функций. Возможно, что еще свободные области на подложке могут также использоваться для компонентов сенсорных линий таких, как показанный на фиг.1b транзистор Т4. Проводящие дорожки 30, служащие в качестве сенсорных линий, заполняют при этом свободные области 1 по возможности плотно, чтобы уже за счет их расположения препятствовать доступу посредством игл из точечной измерительной позиции или посредством «FIB-метода» к критическим проводящим дорожкам 21, 22. За счет нагружения проводящих дорожек 30 сигналами посредством устройств управления или анализа данных, содержащих, например, транзисторы Т4, при помощи сравнения с опорным сигналом может проверяться целостность проводящих дорожек 30 в отношении короткого замыкания или шунтирования. При неравенстве сигналов устройством анализа данных обеспечивается, например, сброс или стирание памяти интегральной схемы.
Потенциальная попытка несанкционированного доступа особенно затрудняется за счет решетчатой или меандровой формы выполнения проводящих дорожек 31, 32. Если при этом ориентация проводящих дорожек 31 в слое 13 металлизации выбирается перпендикулярной проводящим дорожкам, позиционированным в нижерасположенном слое металлизации 12, то для потенциального злоумышленника становится особенно трудным достичь расположенных под ними проводников, так как в этом случае посредством создания отверстия, через которое с помощью иглы или методом FIB нужно достичь проводящей дорожки 22, должно прерываться очень много расположенных над ней проводящих дорожек 31 слоя 13 металлизации и проводящих дорожек 32 слоя 12 металлизации, которые в этом случае потенциальный злоумышленник должен отдельно исследовать или шунтировать.
Дополнительное преимущество обеспечивается благодаря проверке проводящих дорожек интегральной схемы, расположенных в верхних слоях металлизации, посредством ниже расположенных защитных проводящих дорожек. На фиг.1b это представлено посредством проводящей дорожки 23 слоя 12 металлизации, под которой параллельно проходит проводящая дорожка 33 значительной протяженности. За счет обнаружения разрыва проводящей дорожки 33 можно при этом сразу же сделать вывод об одновременном разрыве проводящей дорожки 23 или о попытке несанкционированного доступа, благодаря чему посредством логики анализа данных можно обеспечить изменение режима работы интегральной схемы.
Также для случая, когда освобожденные области 1' не могут достигаться посредством устройства управления или анализа данных, предоставляется возможность предусмотреть свободные от подключения проводящие дорожки 34, служащие только для внесения «путаницы». Кроме того, благодаря заполнению проводящими дорожками становится ненужным обычно осуществляемый этап введения металлизированной плоскости для стабилизации поверхностей слоев. Таким образом выгодно повышается надежность микросхемы без дополнительных затрат или при незначительных дополнительных затратах.

Claims (10)

1. Интегральная микросхема с защитой от анализа с подложкой (9), имеющей элементы интегральной микросхемы, и по меньшей мере одной плоскостью разводки (10-13) с первыми проводящими дорожками (20), предназначенными для соединения элементов интегральной микросхемы, отличающаяся тем, что в плоскости разводки свободные от первых проводящих дорожек (20) области (1) заполнены вторыми проводящими дорожками (30) для защиты интегральной микросхемы от анализа, осуществляемого путем несанкционированного доступа.
2. Интегральная микросхема по п.1, отличающаяся тем, что к упомянутым вторым проводящим дорожкам (30) подсоединены схема управления и схема анализа данных для обнаружения разрыва, короткого замыкания одной из упомянутых вторых проводящих дорожек (31-33) с другой проводящей дорожкой, или шунтирования упомянутых вторых проводящих дорожек (31-33).
3. Интегральная микросхема по п.1, отличающаяся тем, что по меньшей мере одна из упомянутых вторых проводящих дорожек (30) интегральной микросхемы проходит по меньшей мере через две плоскости разводки (10-13).
4. Интегральная микросхема по п.3, отличающаяся тем, что непосредственно под или над одной из упомянутых первых проводящих дорожек (23) интегральной микросхемы проходит одна из упомянутых вторых проводящих дорожек (33).
5. Интегральная микросхема по п.2, отличающаяся тем, что упомянутые вторые проводящие дорожки (30) относятся к сенсорным линиям.
6. Способ изготовления интегральной микросхемы с защитой от анализа по любому из пп.1-5 с подложкой (9), имеющей элементы интегральной микросхемы, и по меньшей мере одной плоскостью разводки (10-13) с первыми проводящими дорожками (20), предназначенными для соединения элементов интегральной микросхемы, в котором при формировании монтажной схемы для интегральной микросхемы свободные от упомянутых первых проводящих дорожек (20) области (1) плоскости разводки (10-13) заполняют в монтажной схеме вторыми проводящими дорожками (30) для защиты интегральной микросхемы от анализа, осуществляемого путем несанкционированного доступа.
7. Способ по п.6, при котором после заполнения свободных областей (1) первой плоскости разводки (10-13) упомянутыми вторыми проводящими дорожками (30) для защиты интегральной микросхемы свободные от упомянутых первых проводящих дорожек (20) области (1) второй плоскости разводки (10-13) заполняют упомянутыми вторыми проводящими дорожками (30) для защиты интегральной микросхемы и в перекрывающихся зонах обеих областей (1) создают соединения между упомянутыми проводящими дорожками (30) обеих плоскостей разводки (10-13).
8. Способ по п.7, при котором ориентацию двух расположенных друг над другом проводящих дорожек (31, 32) микросхемы в перекрывающих зонах осуществляют перпендикулярно друг другу.
9. Способ по п.6, при котором для упомянутых вторых проводящих дорожек (30) в подложке (9) и в плоскостях разводки (10-13) предусматривают схемы управления и анализа данных (Т4) для обнаружения прерывания или короткого замыкания одной из упомянутых вторых проводящих дорожек (31-33) с другой проводящей дорожкой.
10. Способ по любому из пп.6-9, при котором формирование монтажной схемы интегральной микросхемы осуществляют на основе способа синтеза.
RU2003118434/28A 2000-11-23 2001-11-08 Интегральная микросхема (имс) с защитой от анализа и способ ее изготовления RU2263372C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10058078A DE10058078C1 (de) 2000-11-23 2000-11-23 Integrierte Schaltungsanordnung mit Analysierschutz und Verfahren zur Herstellung der Anordnung
DE10058078.5 2000-11-23

Publications (2)

Publication Number Publication Date
RU2003118434A RU2003118434A (ru) 2004-12-10
RU2263372C2 true RU2263372C2 (ru) 2005-10-27

Family

ID=7664330

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2003118434/28A RU2263372C2 (ru) 2000-11-23 2001-11-08 Интегральная микросхема (имс) с защитой от анализа и способ ее изготовления

Country Status (11)

Country Link
US (1) US7288786B2 (ru)
EP (1) EP1336201B1 (ru)
JP (1) JP2004514299A (ru)
KR (1) KR100515555B1 (ru)
CN (1) CN100359684C (ru)
BR (1) BR0115535A (ru)
DE (1) DE10058078C1 (ru)
MX (1) MXPA03004572A (ru)
RU (1) RU2263372C2 (ru)
UA (1) UA75379C2 (ru)
WO (1) WO2002043147A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10181430B2 (en) 2013-07-02 2019-01-15 Qinetiq Limited Tamper resistant electronic hardware assembly with a non-functional die used as a protective layer

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10218096A1 (de) * 2002-04-23 2003-11-13 Infineon Technologies Ag Integrierte Schaltung
DE10223176B3 (de) 2002-05-24 2004-01-22 Infineon Technologies Ag Integrierte Schaltung mit sicherheitskritischen Schaltungskomponenten
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6924552B2 (en) 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
DE10337256A1 (de) * 2002-11-21 2004-06-09 Giesecke & Devrient Gmbh Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben
AU2003293540A1 (en) * 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
CN100468722C (zh) 2003-07-11 2009-03-11 Nxp股份有限公司 对安全性敏感的半导体产品,尤其是智能卡芯片
DE102004023462B4 (de) * 2004-05-12 2006-06-08 Infineon Technologies Ag Verfahren zur Ausbildung von Leiterbahnstrukturen auf Halbleiterbauelementen
WO2005117115A1 (en) * 2004-05-28 2005-12-08 Koninklijke Philips Electronics N.V. Chips with useful lines and dummy lines
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
DE102005042790B4 (de) 2005-09-08 2010-11-18 Infineon Technologies Ag Integrierte Schaltungsanordnung und Verfahren zum Betrieb einer solchen
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
WO2008102282A2 (en) * 2007-02-20 2008-08-28 Nxp B.V. Semiconductor device with backside tamper protection
US8195995B2 (en) * 2008-07-02 2012-06-05 Infineon Technologies Ag Integrated circuit and method of protecting a circuit part of an integrated circuit
CN102184270A (zh) * 2010-11-24 2011-09-14 天津蓝海微科技有限公司 安全芯片的版图保护电路自动生成方法
FR2986632B1 (fr) 2012-02-06 2016-02-12 Altis Semiconductor Snc Protection d'un circuit integre contre des attaques invasives
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US8907497B2 (en) * 2012-04-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects and blocking portions
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
KR20150037167A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 형성 방법
US11211342B1 (en) * 2020-07-21 2021-12-28 Taiwan Semiconductor Manufacturing Company Ltd. Multiplexer cell and semiconductor device having camouflage design, and method for forming multiplexer cell
WO2022161590A1 (en) 2021-01-26 2022-08-04 Tallinn University Of Technology Physical obfuscation of hardware through capacitive coupling

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2471051A1 (fr) * 1979-11-30 1981-06-12 Dassault Electronique Circuit integre a transistors mos protege contre l'analyse et carte comprenant un tel circuit
SU1251138A1 (ru) 1984-12-27 1986-08-15 Рижское Ордена Ленина Производственное Объединение "Вэф" Им.В.И.Ленина Идентификационна карта
US4933898A (en) * 1989-01-12 1990-06-12 General Instrument Corporation Secure integrated circuit chip with conductive shield
US5262353A (en) * 1992-02-03 1993-11-16 Motorola, Inc. Process for forming a structure which electrically shields conductors
US5883000A (en) * 1995-05-03 1999-03-16 Lsi Logic Corporation Circuit device interconnection by direct writing of patterns therein
WO1997004377A1 (en) * 1995-07-20 1997-02-06 Dallas Semiconductor Corporation Single chip microprocessor, math co-processor, random number generator, real-time clock and ram having a one-wire interface
US5783846A (en) 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
JP3960645B2 (ja) 1996-12-27 2007-08-15 ローム株式会社 回路チップ搭載カードおよび回路チップモジュール
JPH10270562A (ja) * 1997-03-27 1998-10-09 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3682151B2 (ja) * 1997-06-27 2005-08-10 株式会社東芝 配線評価方法および配線評価装置
ATE254803T1 (de) * 1997-09-19 2003-12-15 Fraunhofer Ges Forschung Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte
US6014052A (en) * 1997-09-29 2000-01-11 Lsi Logic Corporation Implementation of serial fusible links
US6137318A (en) * 1997-12-09 2000-10-24 Oki Electric Industry Co., Ltd. Logic circuit having dummy MOS transistor
DE19810730A1 (de) * 1998-03-12 1999-09-16 Philips Patentverwaltung Microcontrollerschaltung
RU2151422C1 (ru) 1998-06-15 2000-06-20 Саратовский государственный университет им. Н.Г. Чернышевского Микроэлектронное устройство
ATE376255T1 (de) * 1998-08-18 2007-11-15 Infineon Technologies Ag Halbleiterchip mit oberflächenabdeckung
JP2000076140A (ja) 1998-09-02 2000-03-14 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
WO2000019490A2 (en) * 1998-09-29 2000-04-06 Conexant Systems, Inc. Dummy fill cell for reducing layer-to-layer interaction
KR100710936B1 (ko) 1998-11-05 2007-04-24 인피니언 테크놀로지스 아게 집적 회로용 보호 회로
CN1188911C (zh) 1999-05-03 2005-02-09 因芬尼昂技术股份公司 保护多维结构的芯片堆的方法和装置
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2001284357A (ja) 2000-03-30 2001-10-12 Sony Corp 半導体装置
JP2002118235A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置、半導体製造方法、および半導体製造用マスク

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10181430B2 (en) 2013-07-02 2019-01-15 Qinetiq Limited Tamper resistant electronic hardware assembly with a non-functional die used as a protective layer

Also Published As

Publication number Publication date
EP1336201A1 (de) 2003-08-20
JP2004514299A (ja) 2004-05-13
KR20040010564A (ko) 2004-01-31
BR0115535A (pt) 2004-02-03
MXPA03004572A (es) 2004-05-05
CN100359684C (zh) 2008-01-02
DE10058078C1 (de) 2002-04-11
UA75379C2 (en) 2006-04-17
WO2002043147A1 (de) 2002-05-30
CN1476635A (zh) 2004-02-18
KR100515555B1 (ko) 2005-09-16
EP1336201B1 (de) 2015-02-11
US7288786B2 (en) 2007-10-30
US20030205816A1 (en) 2003-11-06

Similar Documents

Publication Publication Date Title
RU2263372C2 (ru) Интегральная микросхема (имс) с защитой от анализа и способ ее изготовления
US7547973B2 (en) Tamper-resistant semiconductor device
Ghosh et al. How secure are printed circuit boards against trojan attacks?
JPH0787237B2 (ja) 集積回路チップ
JP2004507112A (ja) 基板内に形成された集積回路を保護するデバイス
US20120199948A1 (en) Semiconductor chip comprising protection means against a physical attack
US6359338B1 (en) Semiconductor apparatus with self-security function
EP3523746B1 (en) An active shield for detecting an intrusion on an integrated circuit
US20210150027A1 (en) Integrated circuit with electromagnetic fault injection protection
JP3920973B2 (ja) 内部情報保護回路付きｉｃ
US20210192119A1 (en) Method for the non-copyable manufacture of integrated circuits
JP2001244414A (ja) 半導体集積回路
US7119703B2 (en) Die anti-tampering sensor
JP2520857B2 (ja) 集積半導体回路
US6633501B2 (en) Integrated circuit and circuit configuration for supplying power to an integrated circuit
JP2007035729A (ja) 半導体集積回路装置
US7015821B2 (en) EEPROM memory matrix and method for safeguarding an EEPROM memory matrix
WO2005117115A1 (en) Chips with useful lines and dummy lines
TW536799B (en) Integrated circuit arrangement and method for producing the arrangement
US20150380365A1 (en) Individualised voltage supply of integrated circuits components as protective means against side channel attacks
US5473112A (en) Security circuitry with select line and data line shielding
EP0926737B1 (en) A screened EEPROM cell
JP2000101030A (ja) 表面カバ―を備えた半導体チップ
EP3644351A1 (en) Protection of wire-bond ball grid array packaged integrated circuit chips
JP2005236316A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20081109