RU2242044C1 - Majority module - Google Patents
Majority moduleInfo
- Publication number
- RU2242044C1 RU2242044C1 RU2003118068/09A RU2003118068A RU2242044C1 RU 2242044 C1 RU2242044 C1 RU 2242044C1 RU 2003118068/09 A RU2003118068/09 A RU 2003118068/09A RU 2003118068 A RU2003118068 A RU 2003118068A RU 2242044 C1 RU2242044 C1 RU 2242044C1
- Authority
- RU
- Russia
- Prior art keywords
- majority
- elements
- inputs
- output
- input
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.
Известны мажоритарные модули (см., например, рис. 18.2а на стр. 315 в книге Каяцкас А.А. Основы радиоэлектроники. М.: Высш. шк., 1988.), которые реализуют мажоритарную функцию maj(х1,х2,х3)=х1х2∨ x1x3∨ х2x3 трех аргументов - входных двоичных сигналов x1, х2, х3 ∈ {0,1}.Majority modules are known (see, for example, Fig. 18.2a on page 315 in the book by A. Kayatskas, Fundamentals of Radio Electronics. M .: Higher School, 1988.), which implement the majority function maj (x 1 , x 2 , x 3 ) = x 1 x 2 ∨ x 1 x 3 ∨ x 2 x 3 of three arguments - the input binary signals x 1 , x 2 , x 3 ∈ {0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных мажоритарных модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка любого нечетного количества входных сигналов.The reason that impedes the achievement of the technical result indicated below when using known majority modules includes limited functionality, due to the fact that processing of any odd number of input signals is not allowed.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (см. рис.83 на стр. 133 в книге Цифровые и аналоговые интегральные микросхемы: Справочник / С.В.Якубовский, Л.И.Ниссельсон, В.И.Кулешова и др. М.: Радио и связь, 1989.), содержащий три мажоритарных элемента, каждый из которых реализует мажоритарную функцию трех аргументов (входных двоичных сигналов).The closest device of the same purpose to the claimed invention in terms of features is the majority module adopted as a prototype (see Fig. 83 on page 133 in the book Digital and analog integrated circuits: Reference / S.V. Yakubovsky, L.I. Nisselson, V.I. Kuleshova et al. M .: Radio and communications, 1989.), containing three majority elements, each of which implements the majority function of three arguments (input binary signals).
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка любого нечетного количества входных сигналов.The reason that impedes the achievement of the technical result indicated below when using the prototype is limited functionality due to the fact that processing of any odd number of input signals is not allowed.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации мажоритарной функции n аргументов (входных двоичных сигналов), где n n≠ 1 есть любое нечетное натуральное число.The technical result of the invention is the expansion of functionality by ensuring the implementation of the majority function of n arguments (input binary signals), where n n ≠ 1 is any odd integer.
Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарном модуле, содержащем три мажоритарных элемента, особенность заключается в том, что в него дополнительно введены аналогичные упомянутым мажоритарные элементы, причем все мажоритарные элементы сгруппированы в N+1 групп так, что i-я (i=) и (N+1)-я группы содержат соответственно m-1 и N-1 мажоритарных элементов, в i-й группе выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (m-1)-го мажоритарного элемента первой и выходы (m-1)-х мажоритарных элементов второй,... , N-й групп подключены соответственно к второму входу первого и третьим входам первого,... , (N-1)-го мажоритарных элементов (N+1)-й группы, в которой выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (N-1)-го мажоритарного элемента является выходом мажоритарного модуля, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами всех мажоритарных элементов первой,... , N-й групп и объединенными первыми входами всех мажоритарных элементов (N+1)-й группы, при этом , m=0,5(n+1), n≠ 1 есть любое нечетное натуральное число.The specified technical result in the implementation of the invention is achieved by the fact that in the majority module containing three majority elements, the peculiarity lies in the fact that additional majority elements similar to those mentioned above are introduced into it, moreover, all majority elements are grouped into N + 1 groups so that the ith (i = ) and (N + 1) -th groups contain respectively m-1 and N-1 majority elements, in the i-th group, the output of each previous majority element is connected to the second input of the subsequent majority element, and the output of the (m-1) -th majority element elements of the first and outputs of the (m-1) -th majority elements of the second, ..., Nth groups are connected respectively to the second input of the first and third inputs of the first, ..., (N-1) -th majority elements (N + 1) th group in which the output of each previous majority element is connected to the second input of the subsequent majority element, and The output of the (N-1) -th majority element is the output of the majority module, the first and second tuning inputs of which are formed by the combined first inputs of all the majority elements of the first, ..., N-th group and the combined first inputs of all the majority elements (N + 1 ) th group, while , m = 0.5 (n + 1), n ≠ 1 is any odd positive integer.
На чертеже представлена схема предлагаемого мажоритарного модуля.The drawing shows a diagram of the proposed majority module.
Мажоритарный модуль содержит мажоритарные элементы 111,... ,1(N-1)(N-1), где , m=0,5(n+1), n≠ 1 есть любое нечетное натуральное число. Все мажоритарные элементы сгруппированы в N+1 групп так, что i-я (i=) и (N+1)-я группы содержат соответственно элементы 1i1,... ,1i(m-1) и 1(N+1)1,... 1(N+1)(N-1), в i-й группе выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход элемента 11(m-1) и выходы элементов 12(m-1),... ,1N(m-1) подключены соответственно к второму входу элемента 1(N+1)1 и третьим входам элементов i(N+1)1,... ,1(N+1)(N-1), в (N+1)-й группе выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход элемента i(N+1)(N-1) является выходом мажоритарного модуля, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами элементов 111,... ,1N(m-1) и объединенными первыми входами элементов 1(N-1)1,... ,1(N-1)(N-1).The majority module contains the majority elements 1 11 , ..., 1 (N-1) (N-1) , where , m = 0,5 (n + 1), n ≠ 1 is any odd positive integer. All majority elements are grouped into N + 1 groups so that the ith (i = ) and (N + 1) th groups contain, respectively, elements 1 i1 , ..., 1 i (m-1) and 1 (N + 1) 1 , ... 1 (N + 1) (N-1) , in the i-th group, the output of each previous majority element is connected to the second input of the subsequent majority element, and the output of element 1 1 (m-1) and the outputs of elements 1 2 (m-1) , ..., 1 N (m-1 ) are connected respectively to the second input of element 1 (N + 1) 1 and the third inputs of elements i (N + 1) 1 , ..., 1 (N + 1) (N-1) , in the (N + 1) -th the output of each preceding group majority element coupled to the second input of the subsequent majority element, and an output of i (N + 1) (N-1) is the output of the majority mod la, first and second tuning inputs of which are respectively formed by the combined first inputs of the elements 1 11, ..., 1 N (m-1) and the combined first inputs of the elements 1 (N-1) 1, ..., 1 (N-1 ) (N-1) .
Работа предлагаемого мажоритарного модуля осуществляется следующим образом. На второй вход элемента 1i1 и третьи входы элементов 1i1,... ,1i(m-1) (i=) подаются соответственно входные двоичные сигналы xi1 и хi2,... ,хim (хi1,... ,хim ∈ ={x1,... ,xn}, m=0,5(n+1), 1≤ i1<... <im≤ n, n≠ 1 есть любое нечетное натуральное число) так, чтобы наборы x11,... ,x1m-xN1,... ,xNm были неповторяющимися. На первом и втором настроечных входах модуля фиксируются соответственно двоичные сигналы f1 и f2. Сигнал на выходе мажоритарного элемента равен 1 (0) только тогда, когда на двух или на всех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, если на первом входе мажоритарного элемента присутствует 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на его втором и третьем входах. Таким образом, операция, воспроизводимая предлагаемым модулем, определяется выражениемThe work of the proposed majority module is as follows. The second input of element 1 i1 and the third inputs of elements 1 i1 , ..., 1 i (m-1) (i = ) respectively, the input binary signals x i1 and x i2 , ..., x im (x i1 , ..., x im ∈ = {x 1 , ..., x n }, m = 0.5 (n + 1), 1≤ i1 <... <im≤ n, n ≠ 1 is any odd positive integer) so that the sets x 11 , ..., x 1m -x N1 , ..., x Nm are non-repeating. At the first and second training inputs of the module are fixed binary signals f 1 and f 2, respectively. The signal at the output of a majority element is 1 (0) only when signals equal to 1 (0) act on two or all inputs of this element. Therefore, if 1 (0) is present at the first input of the majority element, then this element will perform the OR (AND) operation on the signals acting on its second and third inputs. Thus, the operation reproduced by the proposed module is determined by the expression
где символом ∨ и либо ∧ обозначены соответственно операции ИЛИ и И.where the symbol ∨ and either ∧ denote, respectively, the operations OR and I.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый мажоритарный модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию мажоритарной функции n аргументов (входных двоичных сигналов), где n≠ 1 есть любое нечетное натуральное число. Кроме того, в отличие от прототипа предлагаемый мажоритарный модуль может выполнять операцию ИЛИ либо И над n-входными двоичными сигналами, что также расширяет функциональные возможности мажоритарного модуля.The above information allows us to conclude that the proposed majority module has wider functionality compared to the prototype, as it provides the implementation of the majority function of n arguments (input binary signals), where n ≠ 1 is any odd integer. In addition, unlike the prototype, the proposed majority module can perform an OR or AND operation on n-input binary signals, which also extends the functionality of the majority module.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003118068/09A RU2242044C1 (en) | 2003-06-16 | 2003-06-16 | Majority module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003118068/09A RU2242044C1 (en) | 2003-06-16 | 2003-06-16 | Majority module |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2003118068A RU2003118068A (en) | 2004-12-10 |
RU2242044C1 true RU2242044C1 (en) | 2004-12-10 |
Family
ID=34388240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2003118068/09A RU2242044C1 (en) | 2003-06-16 | 2003-06-16 | Majority module |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2242044C1 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2473954C1 (en) * | 2012-02-08 | 2013-01-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Majority module |
RU2533079C1 (en) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Majority module |
RU2618899C1 (en) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Majoritary module |
RU2626345C1 (en) * | 2016-03-02 | 2017-07-26 | Олег Александрович Козелков | Logical calculator |
-
2003
- 2003-06-16 RU RU2003118068/09A patent/RU2242044C1/en not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
Цифровые и аналоговые интегральные микросхемы. Справочник под ред. ЯКУБОВСКОГО С.В. - М.: Радио и связь, 1989, с.133, рис.83. * |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2473954C1 (en) * | 2012-02-08 | 2013-01-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Majority module |
RU2533079C1 (en) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Majority module |
RU2618899C1 (en) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Majoritary module |
RU2626345C1 (en) * | 2016-03-02 | 2017-07-26 | Олег Александрович Козелков | Logical calculator |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2533079C1 (en) | Majority module | |
RU2287897C1 (en) | Majority module | |
RU2647639C1 (en) | Logic converter | |
RU2701461C1 (en) | Majority module | |
RU2248034C1 (en) | Logical converter | |
RU2621281C1 (en) | Logic converter | |
RU2300137C1 (en) | Majority module | |
RU2242044C1 (en) | Majority module | |
RU2703675C1 (en) | Logic converter | |
RU2249844C2 (en) | Logic module | |
RU2300131C1 (en) | Binary number comparator | |
RU2629451C1 (en) | Logic converter | |
RU2701464C1 (en) | Logic converter | |
RU2393528C2 (en) | Logical module | |
RU2420789C1 (en) | Device for comparing binary numbers | |
RU2629452C1 (en) | Logic converter | |
RU2718209C1 (en) | Logic module | |
RU2324971C1 (en) | Binary data comparator | |
RU2621376C1 (en) | Logic module | |
RU2300135C1 (en) | Device for selecting the greater one of two binary numbers | |
RU2700557C1 (en) | Logic converter | |
RU2713862C1 (en) | MULTIPLIER MODULO q | |
RU2700555C1 (en) | Majority module | |
RU2676888C1 (en) | Logical module | |
RU2251142C2 (en) | Logical processor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20050617 |