RU2393528C2 - Logical module - Google Patents
Logical module Download PDFInfo
- Publication number
- RU2393528C2 RU2393528C2 RU2008119744/09A RU2008119744A RU2393528C2 RU 2393528 C2 RU2393528 C2 RU 2393528C2 RU 2008119744/09 A RU2008119744/09 A RU 2008119744/09A RU 2008119744 A RU2008119744 A RU 2008119744A RU 2393528 C2 RU2393528 C2 RU 2393528C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- inputs
- output
- tuning
- majority
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.
Известны логические модули (см., например, патент РФ 2249844, кл. G06F 7/38, 2005 г.), которые реализуют любую из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов.Logic modules are known (see, for example, RF patent 2249844, class G06F 7/38, 2005), which implement any of three simple symmetric Boolean functions depending on three arguments - input binary signals.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.The reason that impedes the achievement of the technical result indicated below when using well-known logic modules is limited functionality due to the fact that the implementation of any of the four simple symmetric Boolean functions does not work, depending on the four arguments — the input binary signals.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2262733, кл. G06F 7/00, 2005 г.), который содержит два мажоритарных элемента и реализует любую из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов.The closest device of the same purpose to the claimed invention in terms of features is the logic module adopted for the prototype (RF patent 2262733, class G06F 7/00, 2005), which contains two majority elements and implements any of three simple symmetric Boolean functions, depending on three arguments - input binary signals.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.The reason that impedes the achievement of the technical result indicated below when using the prototype is limited functionality, due to the fact that the implementation of any of the four simple symmetric Boolean functions does not work, depending on four arguments - input binary signals.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.The technical result of the invention is the expansion of functionality by providing the implementation of any of four simple symmetric Boolean functions, depending on four arguments - input binary signals.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем первый мажоритарный элемент, первый, второй входы и выход которого соединены соответственно с первым настроечным, первым информационным входами логического модуля и вторым входом второго мажоритарного элемента, подключенного первым входом и выходом соответственно к второму настроечному входу и выходу логического модуля, особенность заключается в том, что в него дополнительно введены третий и четвертый мажоритарные элементы, причем второй, третий, первый входы и выход третьего мажоритарного элемента соединены соответственно с вторым, третьим информационными, вторым настроечным входами логического модуля и третьим входом первого мажоритарного элемента, а первый, третий, второй входы и выход четвертого мажоритарного элемента соединены соответственно с первым, третьим настроечными, вторым информационным входами логического модуля и третьим входом второго мажоритарного элемента.The specified technical result in the implementation of the invention is achieved by the fact that in a logical module containing a first majority element, the first, second inputs and output of which are connected respectively to the first tuning, first information inputs of the logical module and the second input of the second majority element connected to the first input and output, respectively to the second tuning input and the output of the logic module, the peculiarity is that the third and fourth majorities are additionally introduced into it events, and the second, third, first inputs and outputs of the third majority element are connected respectively to the second, third information, second training inputs of the logic module and the third input of the first majority element, and the first, third, second inputs and output of the fourth majority element are respectively connected to the first , the third tuning, the second information inputs of the logical module and the third input of the second majority element.
На чертеже представлена схема предлагаемого логического модуля.The drawing shows a diagram of the proposed logical module.
Логический модуль содержит первый,...,четвертый мажоритарные элементы 11,…,14, причем первый, второй, третий входы и выход элемента 11 соединены соответственно с первым настроечным, первым информационным входами логического модуля, выходом элемента 13 и вторым входом элемента 12, подключенного третьим, первым входами и выходом соответственно к выходу элемента 14, второму настроечному входу и выходу логического модуля, первый, второй, третий настроечные и третий, второй информационные входы которого соединены соответственно с первым входом элемента 14, первым входом элемента 13, третьим входом элемента 14 и третьим входом элемента 13, объединенными вторыми входами элементов 13, 14.The logic module contains the first, ..., fourth majority elements 1 1 , ..., 1 4 , and the first, second, third inputs and output of element 1 1 are connected respectively to the first tuning, first information inputs of the logical module, output of element 1 3 and second the input of element 1 2 connected by the third, first inputs and output, respectively, to the output of element 1 4 , the second tuning input and output of the logic module, the first, second, third tuning and third, second information inputs of which are connected respectively to the first input m of element 1 4 , the first input of element 1 3 , the third input of element 1 4 and the third input of element 1 3 , combined by the second inputs of elements 1 3 , 1 4 .
Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, второй, третий информационные и первый, второй, третий настроечные входы подаются соответственно двоичные сигналы x1,x2,x3∈{0,1} и y1,y2,y3∈{0,1}. На выходе мажоритарного элемента 1i имеем ai1#ai2#ai3=ai1ai2∨ai1ai3∨ai2ai3, где ai1, ai2, ai3 и #, ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, сигнал на выходе предлагаемого логического модуля определяется выражениемThe work of the proposed logical module is as follows. The binary signals x 1 , x 2 , x 3 ∈ {0,1} and y 1 , y 2 , y 3 ∈ {0,1} are supplied to its first, second, third information and first, second, third tuning inputs. At the output of the majority element 1 i we have a i1 #a i2 #a i3 = a i1 a i2 ∨a i1 a i3 ∨a i2 a i3 , where a i1 , a i2 , a i3 and #, ∨, • there are signals on its first, second, third, respectively inputs and symbols of operations Maj, OR, I. Therefore, the signal at the output of the proposed logic module is determined by the expression
Z=y2(y1x1∨y1(у2х2∨y2x3∨x2x3)∨x1(y2x2∨y2x3∨x2x3))∨Z = y 2 (y 1 x 1 ∨y 1 (y 2 x 2 ∨y 2 x 3 ∨x 2 x 3 ) ∨x 1 (y 2 x 2 ∨y 2 x 3 ∨x 2 x 3 )) ∨
∨y2(y1x2∨y1y3∨x2y3)∨∨y 2 (y 1 x 2 ∨y 1 y 3 ∨x 2 y 3 ) ∨
(y1x1∨y1(y2x2∨y2x3∨x2x3)∨x1(y2x2∨y2x3∨x2x3))(y1x2∨y1y3∨x2y3).(y 1 x 1 ∨y 1 (y 2 x 2 ∨y 2 x 3 ∨x 2 x 3 ) ∨x 1 (y 2 x 2 ∨y 2 x 3 ∨x 2 x 3 )) (y 1 x 2 ∨ y 1 y 3 ∨x 2 y 3 ).
Таким образом, на выходе предлагаемого логического модуля получимThus, at the output of the proposed logical module, we obtain
где τ1,…,τ4 есть простые симметричные булевы функции четырех аргументов x1,…,х4 (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).where τ 1 , ..., τ 4 are simple symmetric Boolean functions of four arguments x 1 , ..., x 4 (see page 126 in the book Pospelov DA Logical methods of analysis and synthesis of circuits. M .: Energy, 1974).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.The above information allows us to conclude that the proposed logic module has wider functionality compared to the prototype, as it provides the implementation of any of four simple symmetric Boolean functions that depend on four arguments - input binary signals.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2008119744/09A RU2393528C2 (en) | 2008-05-19 | 2008-05-19 | Logical module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2008119744/09A RU2393528C2 (en) | 2008-05-19 | 2008-05-19 | Logical module |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2008119744A RU2008119744A (en) | 2009-11-27 |
RU2393528C2 true RU2393528C2 (en) | 2010-06-27 |
Family
ID=41476199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2008119744/09A RU2393528C2 (en) | 2008-05-19 | 2008-05-19 | Logical module |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2393528C2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2542920C2 (en) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
EA026349B1 (en) * | 2014-10-06 | 2017-03-31 | Белорусский Государственный Университет (Бгу) | Device to calculate sheffer symmetrical boolean functions of four variables |
RU2700550C1 (en) * | 2018-08-30 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
RU2709669C1 (en) * | 2019-03-11 | 2019-12-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
-
2008
- 2008-05-19 RU RU2008119744/09A patent/RU2393528C2/en not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2542920C2 (en) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
EA026349B1 (en) * | 2014-10-06 | 2017-03-31 | Белорусский Государственный Университет (Бгу) | Device to calculate sheffer symmetrical boolean functions of four variables |
RU2700550C1 (en) * | 2018-08-30 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
RU2709669C1 (en) * | 2019-03-11 | 2019-12-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
Also Published As
Publication number | Publication date |
---|---|
RU2008119744A (en) | 2009-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2393527C2 (en) | Logical converter | |
RU2281545C1 (en) | Logical transformer | |
RU2294007C1 (en) | Logical transformer | |
RU2517720C1 (en) | Logic converter | |
RU2286594C1 (en) | Logic module | |
RU2647639C1 (en) | Logic converter | |
RU2393528C2 (en) | Logical module | |
RU2472209C1 (en) | Logic module | |
RU2701461C1 (en) | Majority module | |
RU2417404C1 (en) | Logic converter | |
RU2443009C1 (en) | Logic converter | |
RU2580799C1 (en) | Logic transducer | |
RU2629451C1 (en) | Logic converter | |
RU2641454C2 (en) | Logic converter | |
RU2703675C1 (en) | Logic converter | |
RU2249844C2 (en) | Logic module | |
RU2630394C2 (en) | Logic module | |
RU2701464C1 (en) | Logic converter | |
RU2621376C1 (en) | Logic module | |
RU2398265C2 (en) | Logic module | |
RU2629452C1 (en) | Logic converter | |
RU2634229C1 (en) | Logical converter | |
RU2700556C1 (en) | Logic converter | |
RU2676888C1 (en) | Logical module | |
RU2709669C1 (en) | Logic module |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20110520 |