NL8502765A - Werkwijze ter vervaardiging van een halfgeleiderinrichting. - Google Patents

Werkwijze ter vervaardiging van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL8502765A
NL8502765A NL8502765A NL8502765A NL8502765A NL 8502765 A NL8502765 A NL 8502765A NL 8502765 A NL8502765 A NL 8502765A NL 8502765 A NL8502765 A NL 8502765A NL 8502765 A NL8502765 A NL 8502765A
Authority
NL
Netherlands
Prior art keywords
groove
implantation
layer
grooves
mask
Prior art date
Application number
NL8502765A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8502765A priority Critical patent/NL8502765A/nl
Priority to US06/911,037 priority patent/US4756793A/en
Priority to JP61237264A priority patent/JPH0732144B2/ja
Priority to DE8686201737T priority patent/DE3672450D1/de
Priority to EP86201737A priority patent/EP0221593B1/en
Priority to CA000520216A priority patent/CA1252915A/en
Publication of NL8502765A publication Critical patent/NL8502765A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

ΙΏΝ 11.511 t N.V. Philips' Gloeilampenfabrieken te Eindhoven "Werkwijze ter vervaardiging van een halfgeleiderinrichting".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting/ waarbij in een oppervlak van een half geleidend substraatgebied ten minste een groef wordt geëtst, en in een deel van de groef door ionenimplantatie via een masker tenminste 5 een zone van een halfgeleiderschakelelement wordt gevormd.
De uitvinding heeft tevens betrekking op een halfgeleiderinrichting/ vervaardigd met behulp van de werkwijze.
Een werkwijze zoals hierboven beschreven is bekend uit het Amerikaanse octrooischrift No. 4466178. Daarin wordt beschreven dat onder 10 toepassing van een oxydemasker groeven in een half geleidersuhstraat warden geëtst, waarna door scheve implantatie in de groefwanden gedoteerde zones worden gevormd, onder maskering door de randen van de groef en het daarop aanwezige oxyde. Vervolgens worden de groeven door oxyde opgevuld.
Bij deze werkwijze worden de gedoteerde zones over de gehele 15 lengte van de groef aangebracht. Het is echter vaak gewenst, de warden en/of de bodem van de groef of groeven te voorzien van plaatselijk geïmplanteerde gedoteerde zones, die slechts over een deel van de groef-lengte zijn aangebracht. In moderne geïntegreerde schakelingen wordt het aantal schakelelementen per eenheid van oppervlakte steeds hoger cpge-20 voerd, waarbij de scheiding tussen verschillende elementen of groepen van elementen veelal gerealiseerd wordt door zeer smalle, al dan niet met isolerend materiaal opgevulde groeven. Het kan tot een aanzienlijke besparing van plaatsruimte leiden, wanneer een aantal schakelelementen (passief of actief) in de groefwanden resp. in de groeibodem wordt aan-25 gebracht.
Het plaatselijk, dus niet over de gehele groef lengte, implanteren van gedoteerde zones in zeer smalle, en ten opzichte van hun breedte relatief diepe groeven stuit echter op ernstige praktische bezwaren. Een voor de hand liggend implantatiemasker is bijvoorbeeld een 30 fotolak. Het realiseren van een goed gedefinieerd fotolakmasker dat slechts een deel van de groeibodem vrijlaat, in een groef met een breedte van 2^um of minder en een diepte van meer dan 3^um is echter praktisch ónmogelijk. Om door belichten de fotolak tot qp de groeibodem door " ~ '*· ** m -......
- 1 >>> -:r fe· a. .· w' ΕΗΝ 11.511 2 7 Λ te harden is namelijk een zo grote belichtingsdosis nodig dat de masker-definitie nabij het oppervlak zeer slecht zou worden, terwijl bij geringere belichtingsdoses de fotolak onder in de groef niet of onvoldoende belicht wordt.
5 Een ander bruikbaar implantatiemasker is een me taalmasker.
Echter, af gezien nog van de vraag in hoeverre het mogelijk is cp de wand en bodem van een zo nauwe en relatief diepe groef een metaallaag van min of meer homogene dikte aan te brengen, zal dit metaalmasker vervolgens met behulp van een fotolakmasker langs fotolithografische weg gedefinieerd 10 moeten worden, hetgeen weer dezelfde problemen cplevert als hierboven geschetst.
Doel van de uitvinding is onder meer het verschaffen van een werkwijze cm ook in smalle en relatief diepe groeven in de groefwanden en/of in de groeibodem over slechts een deel van de groeflengte een of 15 meer gedoteerde zones aan te brengen door middel van ionenimplantatie.
De uitvinding berust onder meer op het inzicht, dat het gestelde doel kan worden bereikt door gebruik te maken van een tijdelijk aan te brengen vulstof.
Volgens de uitvinding is een werkwijze van de in de aanhef be-20 schreven soort daardoor gekenmerkt, dat de groef tot aan het oppervlak wordt opgevuld met een oplosbare vulstof, dat vervolgens over het geheel een maskeringslaag wordt aangebracht, die ter plaatse van de groef op de vulstof ligt, dat daarna althans boven de groef en over slechts een deel van de lengte van de groef ten minste een opening in de maske-25 ringslaag wordt aangebracht ter vorming van een implantatiemasker, dat vervolgens via deze opening de vulstof door oplossen uit de groef wordt verwijderd, en dat daarna via de genoemde opening de implantatie wordt uitgevoerd waarna het implantatiemasker wordt verwijderd.
Bij de werkwijze volgens de uitvinding wordt vermeden dat foto-30 lakdelen in en tot cp de bodem van de groef moeten worden belicht, zodat de eerder genoemde bezwaren komen te vervallen. Ook wanneer als vulstof een fotolak wordt gebruikt, hetgeen vaak de voorkeur verdient, behoeft geen belichting te worden toégepast aangezien na de definitie van het implantatiemasker de vulstof in zijn geheel wordt verwijderd. Boven de 35 groef vormt het implantatiemasker vrij dragende delen, die door schaduwwerking tegen de implantatie maskeren.
Ofschoon ook andere bij lage temperatuur aangebrachte materialen, bijvoorbeeld een gesputterde siliciumlaag, als maskeringslaag kunnen worden xm .-¾ λ w* λ im
>*. ·Λ »j ./ 7 ?-> A
PEN 11.511 3 toegepast gebruikt men hiervoor bij voorkeur een metaallaag, bijvoorbeeld een alimrniiumlaag.
De maskeringslaag kan in principe worden aangebracht cp een onbedekt halfgeleideroppervlak. In het algemeen echter zal het substraat-5 gebied bedekt zijn met een isolerende laag, bijvoorbeeld een oxydelaag, waarop de maskeringslaag wordt aangebracht. Deze isolerende laag kan bijvoorbeeld als etsmasker hebben gediend bij het aanbrengen van de groeven. Wanneer de isolerende laag dun is kan de implantatie ook door deze laag heen plaatsvinden, bijvoorbeeld cm aan het oppervlak contact-10 zones met de in de groefwanden geïmplanteerde zones te verkrijgen. De isolerende laag kan echter ook zo dik zijn dat zij de implantatie in een richting dwars op de groef maskeert. In dit laatste geval wordt het im-plantatiemasker in de richting van de groeflengte gevormd door de eerder genoemde maskeringslaag, en dwars cp de groef door de isolerende laag.
15 Cta implantatie in de zijwanden van de groef te realiseren dient deze te geschieden onder een hoek van minder dan 90^ met het oppervlak. Het is echter met de werkwijze volgens de uitvinding ook mogelijk, de implantatie geheel of gedeeltelijk in de bodem van de groef te doen.
De beschreven werkwijze kan, wanneer op andere plaatsen in de 20 groef andere dateringen moeten warden aangebracht, meerdere malen herhaald worden waarbij telkens een ander irrplantatiemasker wordt gevormd.
De uitvinding zal nu nader worden toegelicht aan de hand van een uitvoeringsvoorheeld en de tekening waarin
Figuur 1 t/m 7 in opeenvolgende stadia een uitvoeringsvorm van 25 de werkwijze volgens de uitvinding weergeven,
Figuur 8 schematisch in dwarsdoorsnede een andere uitvoeringsvorm van de werkwijze illustreert en
Figuur 9, 10 en 11 in bovenaanzicht en schematisch in dwarsdoorsnede een half geleider inrichting, vervaardigd door toepassing van 30 de werkwijze volgens de uitvinding tonen.
De figuren zijn schematisch en niet op schaal getekend. In de dwarsdoorsneden zijn halfgeleider gebieden van hetzelfde geleidingstype in de regel in dezelfde richting gearceerd. Overeenkomstige delen zijn in het algemeen met dezelfde verwij zingscijfers aangeduid.
35 In de figuren 1 t/m 7 wordt zuiver schematisch aangegeven hoe door toepassing van de werkwijze volgens de uitvinding in zeer smalle en relatief diepe groeven over slechts een deel van de groeflengte één of meer gedoteerde zones in de groefwanden of in de groeibodem kunnen worden 3502735
J' A
PHN 11.511 4 geïmplanteerd.
Uitgegaan wordt (zie Figuur 1) van een half geleidend substraat-gebied 1, in dit voorbeeld een P—type geleidend siliciumgebied. In een oppervlak 2 van dit gebied wordt een aantal groeven 3 geëtst waarvan er 5 in Figuur 1 twee getekend zijn. Deze groeven, die bijvoorbeeld een breedte van 1,5yum en een diepte van 4^um hebben, kunnen op op zichzelf bekende wijze gevormd worden door reactief ionenetsen (RIE) of op ardere wijze. Dergelijke groeven kunnen voor allerlei doeleinden worden gevormd, en worden vaak toegepast als scheidingsgroeven tussen delen van een mono-10 lithische geïntegreerde schakeling. In dit voorbeeld worden de groeven 3 geëtst net behulp van een oxydemasker met spleetvormige openingen; als gevolg daarvan is het oppervlak 2 tussen en buiten de groeven 3 bedekt met een ongeveer 0,5^um dikke siliciumoxydelaag 4.
Figuur 2 toont een dwarsdoorsnede door de struktuur die in 15 Figuur 1 gedeeltelijk in perspectief is getékend, en wel volgens het vlak I-I in Figuur 1. Door middel van een lichte thermische oxydatie is op de wanden en cp de bodem van de groeven een ongeveer 20 nm dikke oxydelaag 5 gevormd, zie Figuur 2.
Teneinde een implantatiemasker te vormen om in de groefwand 20 plaatselijk gedoteerde zones te kunnen implanteren worden de groeven tot aan het oppervlak opgevuld met een oplosbare vulstof 6. In het onderhavige voorbeeld bestaat deze vulstof uit een fotolak. Deze wordt in een zodanige hoeveelheid aangebracht dat de groeven zijn opgevuld en de fotolak zich tot qp het tussenliggende oppervlak uitstrekt, zie Fig. 3.
25 Vervolgens wordt de fotolaklaag 6 geëtst tot deze cp het met het oxyde 4 bedekte oppervlak 2 geheel is verdwenen. Dit kan bijvoorbeeld geschieden door plasma-etsen in een mengsel van CF^, CHF^, C>2 en Ar. Hierna zijn de groeven 3 tot aan het oppervlak met fotolak opgevuld, terwijl zich daartussen geen fotolak bevindt.
30 Over het geheel wordt nu een maskeringslaag 7 aangebracht, die ter plaatse van de groeven op de vulstof 6 ligt, zie Figuur 4. In dit voorbeeld is de masker ingslaag 7 een ongeveer 0,5^um dikke aluminiumlaag. Vanzelfsprekend kunnen voor de vulstof 6 en voor de masker ingslaag 7 ook andere materialen worden toegepast.
35 Daarna worden althans boven de groeven en over slechts een deel van de lengte van de groeven openingen 8 in de masker ingslaag 7 aangebracht die in Figuur 5 in perspectief en in doorsnede zijn weergegeven, ter vorming van een implantatiemasker. Dit kan gebeuren met behulp van 85 0 2 7 85 EHN 11.511 5 algemeen gebruikelijke fotolithografische etstechnieken. Vervolgens wordt met een oplosmiddel dat via de cpeningen 8 in de groeven doordringt de vulstof 6 uit de groeven 3 verwijderd, zodat de maskeringslaag 7 ter plaatse van de groeven deze overbrugt, zie Figuur 5. Als oplosmiddel voor 5 de in dit voorbeeld gebruikte fotolak kan bijvoorbeeld aceton worden gebruikt.
Via het zo verkregen masker kunnen nu binnen de cpeningen 8 in de groefwanden en/of de groeibodems gedoteerde zones 9 geïmplanteerd worden . Zie Figuur 6, waar als voorbeeld is aangegeven hoe door implan-10 teren van bijvoorbeeld fosforionen, onder een hoekc< met de loodlijn op het oppervlak 2, dus onder een hoek 90° - # met het oppervlak, in de groefwand een N-type zone 9 wordt gevormd die deel kan uitmaken van een halfgeleiderschakelelement. De implantatie-energie is in dit geval zodanig gekozen dat de geïmplanteerde ionen vel door de dunne o^delaag 5, 15 maar niet door de dikkere axydelaag 4 heendringen. In dit geval wordt de implantatie in een richting dwars cp de groef dus gemaskeerd door de isolerende laag 4.
Figuur 7 geeft een bovenaanzicht van de struktunr na de implantatie volgens Figuur 6. De cpeningen 8 zijn gestippeld aangeduid? de 20 lijnen AA en BB geven de posities van vóór- en achtervlak volgens Figuur 5 aan.
Wanneer ook implantatie in de tegenoverliggende groeJ^iÖ^t gewenst kan de plak eenvoudig 180^ gedraaid worden. Ook kan, wanneer de geïmplanteerde zones gecontacteerd moeten worden, met voordeel de isole-25 rende laag 4 zo dun, en de implantatie-energie zo hoog gekozen worden dat door de laag 4 heen geïmplanteerd wordt, zodat aan het oppervlak 2 contactzones 10 worden gevormd, zoals aangegeven in Figuur 8. Deze ccn-tactzones 10 kunnen vervolgens worden gecontacteerd.
Na de implantatie van de zones 9 wordt de maskeringslaag 7 ver-30 wijderd. Wanneer op andere plaatsen in de groefwand of in de groeibodem nog andere zones moeten worden geïmplanteerd kan het beschreven proces met andere maskers herhaald worden. Hierna wordt het 20 ran dikke oxyde 5 door een dip-ets verwijderd, en kan in plaats daarvan een nieuwe oxyde-laag, bijvoorbeeld een 0,1^um dikke gate-oxydelaag gevormd worden.
35 Cp de beschreven wijze kunnen halfgeleiderschakelelementen van diverse soorten in de groefwanden worden ingebouwd terwijl in de groeibodem bijvoorbeeld kanaalonderhrekende zones kunnen warden geïmplanteerd. Een door toepassing van de werkwijze volgens de uitvinding verkregen 8502 765 PHN 11.511 6 \ _ halfgeleiderinrichting kan er bijvoorbeeld uitzien zoals in Figuur 9 in bovenaanzicht en in Figuur 10 en 11 in dwarsdoorsnede volgens resp. de lijn X-X en XI-XI aangegeven.
In deze inrichting (zie Figuur 9 en 10) is op een, bijvoorbeeld 5 P-type geleidend, substraat 21 een epitaxiale laag 22 van het tegengestelde, N-geleidingstype aangebracht. Een deel 22A van de laag 22 is door groeven 3 van het overige deel van de laag 22 gescheiden. In dit deel 22Ά is bijvoorbeeld een bipolaire transistor, met een P-type basiszone 23 en een N-type emitterzone 24 aangebracht, waarvan de contact-10 vensters schematisch met diagonalen in het bovenaanzicht van Figuur 9 zijn aangeduid.
In de lihkergroef zijn (zie Figuur 9 en 11) door toepassing van de hierboven beschreven werkwijze twee veldeffekttransistors met een gemeenschappelijke geïsoleerde stuurelektrode aangebracht, met aan-15 en afvoerzones 25 en 26 In de groefwand, voorzien van contactzones 10.
De stuurelektrode wordt gevormd door een op een ca. 50 nm dikke oxyde-laag 35 aangebrachte laag 27 van hooggedoteerd N-type polykristallijn of amorf silicium, die de groef opvult.
Aan de wand van de andere groef is een venster in de oxydelaag 20 35 geëtst waarin het silicium 27, dat ook deze groef opvult, het collec- torgebied 22A van de bipolaire transistor (24,23,22A) contacteert, zie Figuur 10.
Het in de groeven aanwezige silicium 27 en de diverse gedoteer -de zones zijn via metaallagen (28) gecontacteerd, die in het bovenaan-25 zicht van Figuur 9 gearceerd zijn aangegeven, terwijl de contactvensters met diagonalen zijn aangeduid. Tussen de veldeffekttransistoren bevindt zich een P+ scheidingszone 29, zie Figuur 10. Verder zijn in de groeibodems P+-geleidende kanaalonderbrekende zones 30 geïmplanteerd. De zones 10, 25, 26 en een deel van 29 kunnen op de hierboven beschreven 30 wijze door scheve implantatie gevormd worden, de zones 30 en het onderste deel van zone 29 door implantatie loodrecht op het oppervlak 2. Daarbij dienen verschillende, achtereenvolgens aangebrachte implantatie-maskers te worden gebruikt, terwijl bij het bepalen van de implantatie-energie er rekening mee dient te worden gehouden, door welke isolerende 35 lagen heen de ionen moeten worden geïmplanteerd en door welke lagen zij moeten worden tegengehouden.
De uitvinding is niet beperkt tot de aangegeven uitvoerings-voorbeelden. Vele andere strukturen kunnen door toepassing van de werk-
85 0 2 7 S S
-?"e PHN11.511 7 ......
wijze volgens de uitvinding worden gerealiseerd. Zo is het niet altijd noodzakelijk de wanden en bodem van de groeven van een oxydelaag te voorzien. Ook kunnen andere isolerende lagen dan oxydelagen, bijvoorbeeld siliciumnitridelagen worden toegepast.
5 10 15 20 25 30 35 *·» ί λ λ *7 λ *** v' y 0 l 1 o o

Claims (11)

1. Werkwijze voor het vervaardigen van een half geleider inrichting, waarbij in een oppervlak van een halfgeleidend substraatgebied ten minste een groef wordt geëtst, en in een deel van de groef door ionenimplantatie via een masker ten minste een zone van een halfgeleiderschakelelement 5 wordt gevormd, met het kenmerk, dat de groef tot aan het oppervlak wordt opgevuld met een oplosbare vulstof, dat vervolgens over het geheel een maskeringslaag wordt aangebracht die ter plaatse van de groef op de vulstof ligt, dat daarna althans boven de groef en over slechts een deel van de lengte van de groef ten minste een opening in de maskeringslaag 10 wordt aangebracht ter vorming van een implantatiemasker, dat vervolgens via deze opening de vulstof door oplossen uit de groef wordt verwijderd, en dat daarna via de genoemde opening de implantatie wordt uitgevoerd waarna het implantatiemasker wordt verwijderd.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat als vulstof 15 een fotolak wordt gebruikt.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk dat als maskeringslaag een me taallaag wordt toegepast.
4. Werkwijze volgens conclusie 3, met het kenmerk dat een maskeringslaag van aluminium wordt toegepast.
5. Werkwijze volgens een der voorgaande conclusies, met het ken merk dat het oppervlak van het substraatgebied voorzien is van een isolerende laag die zich uitstrekt tot aan de randen van de groef, op welke isolerende laag de maskeringslaag wordt aangebracht.
6. Werkwijze volgens conclusie 5, met het kenmerk dat de implanta-25 tie in een richting dwars op de groef gemaskeerd wordt door de genoemde isolerende laag.
7. Werkwijze volgens een der voorgaande conclusies, met het kenmerk dat de breedte van de groef ten hoogste gelijk is aan de helft van de diepte.
8. Werkwijze volgens een der voorgaande conclusies, met het kenmerk dat de implantatie geschiedt in een groef met een diepte van ten minste 3yum.
9. Werkwijze volgens een der voorgaande conclusies met het kenmerk dat de implantatie geschiedt onder een hoek van minder dan 90^ met het 35 oppervlak, waardoor de implantatie althans voor een deel in de zijwand van de groef geschiedt.
10. Werkwijze volgens een der voorgaande conclusies, met het kenmerk dat de groefwand en de groeibodem bedekt zijn met een dunne o^yde- 8502 763 'Sg-iminiti.................·. PHN 11.511 9 laag waardoorheen de implantatie plaats vindt.
11. Werkwijze volgens een der voorgaande conclusies, met het kenmerk dat de groeven worden opgevuld met silicium dat door een isolerende laag van de groefwanden en de groeibodem is gescheiden. 5 10 15 20 25 30 35 8502735
NL8502765A 1985-10-10 1985-10-10 Werkwijze ter vervaardiging van een halfgeleiderinrichting. NL8502765A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8502765A NL8502765A (nl) 1985-10-10 1985-10-10 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US06/911,037 US4756793A (en) 1985-10-10 1986-09-24 Method of manufacturing a semiconductor device
JP61237264A JPH0732144B2 (ja) 1985-10-10 1986-10-07 半導体デバイスの製造方法
DE8686201737T DE3672450D1 (de) 1985-10-10 1986-10-08 Verfahren zur herstellung einer halbleiteranordnung mittels einer implantationsmaske.
EP86201737A EP0221593B1 (en) 1985-10-10 1986-10-08 Method of manufacturing a semiconductor device using an implantation mask
CA000520216A CA1252915A (en) 1985-10-10 1986-10-09 Method of manufacturing a semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8502765A NL8502765A (nl) 1985-10-10 1985-10-10 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
NL8502765 1985-10-10

Publications (1)

Publication Number Publication Date
NL8502765A true NL8502765A (nl) 1987-05-04

Family

ID=19846694

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8502765A NL8502765A (nl) 1985-10-10 1985-10-10 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Country Status (6)

Country Link
US (1) US4756793A (nl)
EP (1) EP0221593B1 (nl)
JP (1) JPH0732144B2 (nl)
CA (1) CA1252915A (nl)
DE (1) DE3672450D1 (nl)
NL (1) NL8502765A (nl)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057444A (en) * 1985-03-05 1991-10-15 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
JPS61202426A (ja) * 1985-03-05 1986-09-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
US5086297A (en) * 1988-06-14 1992-02-04 Dai Nippon Insatsu Kabushiki Kaisha Plasma display panel and method of forming fluorescent screen thereof
US5108938A (en) * 1989-03-21 1992-04-28 Grumman Aerospace Corporation Method of making a trench gate complimentary metal oxide semiconductor transistor
WO1990011616A1 (en) * 1989-03-21 1990-10-04 Grumman Aerospace Corporation Trench gate complimentary metal oxide semiconductor transistor
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
JPH0834194B2 (ja) * 1989-06-30 1996-03-29 松下電器産業株式会社 イオン注入方法及び本方法を用いた半導体装置の製造方法
DE69220846T2 (de) * 1991-05-03 1998-02-12 Philips Electronics Nv Verfahren zur Herstellung eines Halbleiterbauelements mit Ionenimplantierung
US5391506A (en) * 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
CA2097388A1 (en) * 1992-07-16 1994-01-17 Susan Nord Bohlke Topographical selective patterns
US5240875A (en) * 1992-08-12 1993-08-31 North American Philips Corporation Selective oxidation of silicon trench sidewall
US5290358A (en) * 1992-09-30 1994-03-01 International Business Machines Corporation Apparatus for directional low pressure chemical vapor deposition (DLPCVD)
TW403972B (en) * 1993-01-18 2000-09-01 Semiconductor Energy Lab Method of fabricating mis semiconductor device
US5444007A (en) * 1994-08-03 1995-08-22 Kabushiki Kaisha Toshiba Formation of trenches having different profiles
JP3155894B2 (ja) * 1994-09-29 2001-04-16 株式会社東芝 半導体装置およびその製造方法
GB9512089D0 (en) * 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
KR0165457B1 (ko) * 1995-10-25 1999-02-01 김광호 트렌치 소자분리 방법
DE19640235C2 (de) * 1996-09-30 2001-10-25 Infineon Technologies Ag Halbleiter-Festwertspeicher mit in Grabenseitenwänden vertikal verlaufenden Transistoren und Verfahren zu seiner Herstellung
GB2323703B (en) * 1997-03-13 2002-02-13 United Microelectronics Corp Method to inhibit the formation of ion implantation induced edge defects
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
US5915195A (en) * 1997-11-25 1999-06-22 Advanced Micro Devices, Inc. Ion implantation process to improve the gate oxide quality at the edge of a shallow trench isolation structure
US6221680B1 (en) 1998-07-31 2001-04-24 International Business Machines Corporation Patterned recess formation using acid diffusion
US6440638B2 (en) 1998-09-28 2002-08-27 International Business Machines Corp. Method and apparatus for resist planarization
US6316806B1 (en) * 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
DE10131704A1 (de) 2001-06-29 2003-01-16 Atmel Germany Gmbh Verfahren zur Dotierung eines Halbleiterkörpers
DE10131706B4 (de) * 2001-06-29 2005-10-06 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors
DE10131707B4 (de) * 2001-06-29 2009-12-03 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung
DE10131705B4 (de) 2001-06-29 2010-03-18 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors
KR20030002947A (ko) * 2001-07-03 2003-01-09 엘지전자 주식회사 풀칼라 유기 ｅｌ 표시소자 및 제조방법
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
JP4928947B2 (ja) * 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
DE102004037153B4 (de) * 2004-07-30 2011-09-15 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauteils
US20090026581A1 (en) * 2007-07-25 2009-01-29 Jin-Ha Park Flash memory device and method of manufacturing the same
DE102007035251B3 (de) * 2007-07-27 2008-08-28 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Isolationsgräben mit unterschiedlichen Seitenwanddotierungen
TWI501419B (zh) * 2011-08-23 2015-09-21 Lextar Electronics Corp 發光二極體與其形成方法
CN109980003B (zh) * 2017-12-27 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2341154C2 (de) * 1973-08-14 1975-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung
JPS51105821A (en) * 1975-03-14 1976-09-20 Fuji Photo Film Co Ltd Masukugazono keiseihoho
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4335501A (en) * 1979-10-31 1982-06-22 The General Electric Company Limited Manufacture of monolithic LED arrays for electroluminescent display devices
US4254428A (en) * 1979-12-28 1981-03-03 International Business Machines Corporation Self-aligned Schottky diode structure and method of fabrication
US4584762A (en) * 1981-03-02 1986-04-29 Rockwell International Corporation Lateral transistor separated from substrate by intersecting slots filled with substrate oxide for minimal interference therefrom and method for producing same
US4611387A (en) * 1981-03-02 1986-09-16 Rockwell International Corporation Process for producing NPN type lateral transistors
US4437226A (en) * 1981-03-02 1984-03-20 Rockwell International Corporation Process for producing NPN type lateral transistor with minimal substrate operation interference
US4466178A (en) * 1981-06-25 1984-08-21 Rockwell International Corporation Method of making extremely small area PNP lateral transistor by angled implant of deep trenches followed by refilling the same with dielectrics
US4580331A (en) * 1981-07-01 1986-04-08 Rockwell International Corporation PNP-type lateral transistor with minimal substrate operation interference and method for producing same
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4549927A (en) * 1984-06-29 1985-10-29 International Business Machines Corporation Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices
US4702795A (en) * 1985-05-03 1987-10-27 Texas Instruments Incorporated Trench etch process

Also Published As

Publication number Publication date
US4756793A (en) 1988-07-12
CA1252915A (en) 1989-04-18
EP0221593A1 (en) 1987-05-13
DE3672450D1 (de) 1990-08-09
JPH0732144B2 (ja) 1995-04-10
JPS6293930A (ja) 1987-04-30
EP0221593B1 (en) 1990-07-04

Similar Documents

Publication Publication Date Title
NL8502765A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US5219777A (en) Metal oxide semiconductor field effect transistor and method of making the same
KR100237275B1 (ko) 홈으로부터 돌출하는 분리 산화물을 갖는 반도체 장치의 제조 방법
US4419150A (en) Method of forming lateral bipolar transistors
NL8105559A (nl) Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.
US5300454A (en) Method for forming doped regions within a semiconductor substrate
US3920861A (en) Method of making a semiconductor device
US4425379A (en) Polycrystalline silicon Schottky diode array
US3951708A (en) Method of manufacturing a semiconductor device
NL8501339A (nl) Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
NL8402856A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPH04167439A (ja) 半導体装置の製造方法
US4455742A (en) Method of making self-aligned memory MNOS-transistor
JP3080004B2 (ja) 電界放出型冷陰極およびその製造方法
US4628339A (en) Polycrystalline silicon Schottky diode array
NL8102879A (nl) Zelfuitrichtende mos-fabricage.
CA1076934A (en) Edge etch method and structure for producing narrow openings to the surface of materials
US4584762A (en) Lateral transistor separated from substrate by intersecting slots filled with substrate oxide for minimal interference therefrom and method for producing same
DE19653107C2 (de) Verfahren zur Herstellung einer Speicherzellenanordnung
JP2956380B2 (ja) 薄膜トランジスタアレイおよびその製造方法
US4435899A (en) Method of producing lateral transistor separated from substrate by intersecting slots filled with substrate oxide
DE69921423T2 (de) Herstellung von feldeffekt-halbleiteranordnungen
NL7903158A (nl) Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze.
JPH05335578A (ja) 薄膜トランジスタの製造方法
NL8403111A (nl) Werkwijze ter vervaardiging van een bipolaire transistor met emitterserieweerstanden, en transistor vervaardigd volgens de werkwijze.

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed