JP2956380B2 - 薄膜トランジスタアレイおよびその製造方法 - Google Patents
薄膜トランジスタアレイおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、アモルファスシリコン
を用いた逆スタガー型チャネル堀込み構造の薄膜トラン
ジスタアレイに関し、特にアクティブマトリクス型液晶
ディスプレイの駆動用素子として用いられる薄膜トラン
ジスタアレイに関する。
を用いた逆スタガー型チャネル堀込み構造の薄膜トラン
ジスタアレイに関し、特にアクティブマトリクス型液晶
ディスプレイの駆動用素子として用いられる薄膜トラン
ジスタアレイに関する。
【０００２】
【従来の技術】図５は従来の薄膜トランジスタアレイの
構成を示す縦断面図である。従来の薄膜トランジスタア
レイは、絶縁基板を構成するガラス基板３０１上にアル
ミ、クロム、タンタルなどの金属をスパッタ法により成
膜し、これをフォトリソグラフィとウェットエッチング
の方法によりゲート電極３０２を形成しパターニングす
る。次に、窒化シリコン（１００ｎｍ）および酸化シリ
コン膜（３００ｎｍ）が積層されたゲート絶縁層（１）
３０９（４００ｎｍ）と、アモルファスシリコン膜（３
００ｎｍ）およびリンをドープしたｎ型アモルファスシ
リコン膜（６０ｎｍ）により形成されたゲート絶縁層
（２）３１０とをプラズマＣＶＤ法により真空中で連続
成膜する。
構成を示す縦断面図である。従来の薄膜トランジスタア
レイは、絶縁基板を構成するガラス基板３０１上にアル
ミ、クロム、タンタルなどの金属をスパッタ法により成
膜し、これをフォトリソグラフィとウェットエッチング
の方法によりゲート電極３０２を形成しパターニングす
る。次に、窒化シリコン（１００ｎｍ）および酸化シリ
コン膜（３００ｎｍ）が積層されたゲート絶縁層（１）
３０９（４００ｎｍ）と、アモルファスシリコン膜（３
００ｎｍ）およびリンをドープしたｎ型アモルファスシ
リコン膜（６０ｎｍ）により形成されたゲート絶縁層
（２）３１０とをプラズマＣＶＤ法により真空中で連続
成膜する。
【０００３】次に、アモルファスシリコンのｎ−アモル
ファスシリコン膜をフォトリソグラフィとドライエッチ
ングの方法によりしま状に加工してアモルファスシリコ
ン半導体層３０３を形成し、さらに、ゲート絶縁層
（１）３０９にも同様の方法により電極接続用のコンタ
クトホールを形成する。その後、これらの上に再度アル
ミ、クロム、などの金属を成膜し、これをフォトリソグ
ラフィの方法によりソース電極３０５およびドレイン電
極３０６の配線をパターニングする。
ファスシリコン膜をフォトリソグラフィとドライエッチ
ングの方法によりしま状に加工してアモルファスシリコ
ン半導体層３０３を形成し、さらに、ゲート絶縁層
（１）３０９にも同様の方法により電極接続用のコンタ
クトホールを形成する。その後、これらの上に再度アル
ミ、クロム、などの金属を成膜し、これをフォトリソグ
ラフィの方法によりソース電極３０５およびドレイン電
極３０６の配線をパターニングする。
【０００４】次いで、チャネル形成のためにアモルファ
スシリコン半導体層３０３上に残ったｎ−アモルファス
シリコン膜をドライエッチング法により除去し、（以
下、チャネルエッチングという）、最後に堀込んだチャ
ネルを保護するためのパシベーション膜３０８として窒
化シリコン膜をプラズマＣＶＤ法により成膜し、電極接
続用のコンタクトホールをフォトリソグラフィの方法に
より形成する。
スシリコン半導体層３０３上に残ったｎ−アモルファス
シリコン膜をドライエッチング法により除去し、（以
下、チャネルエッチングという）、最後に堀込んだチャ
ネルを保護するためのパシベーション膜３０８として窒
化シリコン膜をプラズマＣＶＤ法により成膜し、電極接
続用のコンタクトホールをフォトリソグラフィの方法に
より形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタアレイは、ゲート電極とソースおよびドレイ
ン電極との交差部における層間ショートの防止、あるい
はゲート電極の保護のためにゲート絶縁層を二重化して
いる。そのためにトランジスタ部のゲート絶縁層の厚さ
が増大しトランジスタの特性が劣化し、ゲート絶縁層の
中に界面準位や電荷トラップなどが生じ易くなり特性を
不安定化させる問題があった。
ランジスタアレイは、ゲート電極とソースおよびドレイ
ン電極との交差部における層間ショートの防止、あるい
はゲート電極の保護のためにゲート絶縁層を二重化して
いる。そのためにトランジスタ部のゲート絶縁層の厚さ
が増大しトランジスタの特性が劣化し、ゲート絶縁層の
中に界面準位や電荷トラップなどが生じ易くなり特性を
不安定化させる問題があった。
【０００６】本発明はこのような問題を解決するもの
で、ゲート絶縁層を薄くし、複雑な界面をなくして動作
特性および安定性を向上させることができる薄膜トラン
ジスタアレイを提供することを目的とする。
で、ゲート絶縁層を薄くし、複雑な界面をなくして動作
特性および安定性を向上させることができる薄膜トラン
ジスタアレイを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、絶縁基板上に
ゲート電極、ゲート絶縁層、しま状に加工したアモルフ
ァスシリコン半導体層、オーミックコンタクト層、ソー
スおよびドレイン電極が順次積層されパターニングされ
た後にチャネル部分のオーミックコンタクト層がエッチ
ング除去されてパシベーション膜が積層され、さらにパ
ターニングされて形成された薄膜トランジスタアレイに
おいて、前記ゲート電極上の前記ゲート絶縁層は第一の
絶縁膜の上に第二の絶縁膜を積層した構造であり、かつ
前記アモルファスシリコン半導体層の下部については前
記第二の絶縁膜のみの単層構造としたことを特徴とす
る。
ゲート電極、ゲート絶縁層、しま状に加工したアモルフ
ァスシリコン半導体層、オーミックコンタクト層、ソー
スおよびドレイン電極が順次積層されパターニングされ
た後にチャネル部分のオーミックコンタクト層がエッチ
ング除去されてパシベーション膜が積層され、さらにパ
ターニングされて形成された薄膜トランジスタアレイに
おいて、前記ゲート電極上の前記ゲート絶縁層は第一の
絶縁膜の上に第二の絶縁膜を積層した構造であり、かつ
前記アモルファスシリコン半導体層の下部については前
記第二の絶縁膜のみの単層構造としたことを特徴とす
る。
【０００８】前記複層構造のゲート絶縁層は、少なくと
も窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造にすることができる。
も窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造にすることができる。
【０００９】
【作用】薄膜トランジスタの実効移動度はゲート絶縁層
の誘電率と膜厚に大きく依存し、その動作安定性もゲー
ト絶縁層中の不純物、構造形成の準位、およびトラップ
に大きく関わっている。本発明ではゲート電極上のゲー
ト絶縁層をトランジスタの動作部分であるアモルファス
シリコン半導体層の形成される予定の部分については単
層にしてゲート絶縁膜層を薄くし、複雑な界面をもたな
いようにする。これにより、動作特性および安定性を向
上させることができる。
の誘電率と膜厚に大きく依存し、その動作安定性もゲー
ト絶縁層中の不純物、構造形成の準位、およびトラップ
に大きく関わっている。本発明ではゲート電極上のゲー
ト絶縁層をトランジスタの動作部分であるアモルファス
シリコン半導体層の形成される予定の部分については単
層にしてゲート絶縁膜層を薄くし、複雑な界面をもたな
いようにする。これにより、動作特性および安定性を向
上させることができる。
【００１０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１１】（第一実施例） 図１は本発明第一実施例の構成を示す縦断面図である。
【００１２】本発明第一実施例は、厚さ約１ｍｍの低ア
ルカリのガラス基板１０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極１０２を形成する。次に、スパッタ法
により酸化シリコン膜（１５０ｎｍ）をガラス基板１０
１の全面に被着形成した後、フォトリソグラフィとドラ
イエッチングの技術によりアモルファスシリコン半導体
層１０３の形成される予定の部分の酸化シリコン膜を除
去してゲート絶縁層（１）１０９を形成する。
ルカリのガラス基板１０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極１０２を形成する。次に、スパッタ法
により酸化シリコン膜（１５０ｎｍ）をガラス基板１０
１の全面に被着形成した後、フォトリソグラフィとドラ
イエッチングの技術によりアモルファスシリコン半導体
層１０３の形成される予定の部分の酸化シリコン膜を除
去してゲート絶縁層（１）１０９を形成する。
【００１３】さらに、プラズマＣＶＤ法により窒化シリ
コン膜（３００ｎｍ）、アモルファスシリコン膜（３０
０ｎｍ）、ｎ−アモルファスシリコン膜（６０ｎｍ）を
真空中で連続成膜する。窒化シリコン膜はゲート絶縁層
（２）１１０となる。次にアモルファスシリコン膜およ
びｎ−アモルファスシリコン膜をフォトリソグラフィと
ドライエッチングの方法によりゲート電極１０２および
その必要な部分上に所定のパターンに加工してアモルフ
ァスシリコン半導体層１０３を形成し、残ったゲート絶
縁層（１）１０９の所定の位置をフォトリソグラフィと
ドライエッチングの方法により電極接続用のコンタクト
ホールを開ける。
コン膜（３００ｎｍ）、アモルファスシリコン膜（３０
０ｎｍ）、ｎ−アモルファスシリコン膜（６０ｎｍ）を
真空中で連続成膜する。窒化シリコン膜はゲート絶縁層
（２）１１０となる。次にアモルファスシリコン膜およ
びｎ−アモルファスシリコン膜をフォトリソグラフィと
ドライエッチングの方法によりゲート電極１０２および
その必要な部分上に所定のパターンに加工してアモルフ
ァスシリコン半導体層１０３を形成し、残ったゲート絶
縁層（１）１０９の所定の位置をフォトリソグラフィと
ドライエッチングの方法により電極接続用のコンタクト
ホールを開ける。
【００１４】この上に電極材として金属クロム膜（２０
０ｎｍ）をスパッタ法により成膜し、フォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極１０５およびドレイン電極１０６を形
成する。次に、チャネル形成のためにアモルファスシリ
コン半導体層１０３上に残ったｎ−アモルファスシリコ
ン膜をソース電極１０５およびドレイン電極１０６をマ
スクとしてドライエッチング法により約１５０ｎｍ除去
する。ソース電極１０５およびドレイン電極１０６の下
に残ったｎ−アモルファスシリコン膜はオーミックコン
タクト層１０７となる。
０ｎｍ）をスパッタ法により成膜し、フォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極１０５およびドレイン電極１０６を形
成する。次に、チャネル形成のためにアモルファスシリ
コン半導体層１０３上に残ったｎ−アモルファスシリコ
ン膜をソース電極１０５およびドレイン電極１０６をマ
スクとしてドライエッチング法により約１５０ｎｍ除去
する。ソース電極１０５およびドレイン電極１０６の下
に残ったｎ−アモルファスシリコン膜はオーミックコン
タクト層１０７となる。
【００１５】最後に堀込んだチャネルを保護するための
パシベーション膜１０８として窒化シリコン膜をプラズ
マＣＶＤ法により成膜し、その後に電極接続用のコンタ
クトホールをフォトリソグラフィの方法により所定の位
置に形成する。
パシベーション膜１０８として窒化シリコン膜をプラズ
マＣＶＤ法により成膜し、その後に電極接続用のコンタ
クトホールをフォトリソグラフィの方法により所定の位
置に形成する。
【００１６】本発明第一実施例による薄膜トランジスタ
アレイの動作特性を図３に示す。本発明による薄膜トラ
ンジスタアレイではゲート絶縁層が単層で薄いため従来
例に比べて移動度の高い良好なトランジスタアレイ特性
が得られる。また、図４にゲートに±３０Ｖストレス電
圧を印加した際のしきい値電圧のシフト量を示す。本実
施例によるトランジスタの動作安定性が従来例に比べて
改善されていることがわかる。
アレイの動作特性を図３に示す。本発明による薄膜トラ
ンジスタアレイではゲート絶縁層が単層で薄いため従来
例に比べて移動度の高い良好なトランジスタアレイ特性
が得られる。また、図４にゲートに±３０Ｖストレス電
圧を印加した際のしきい値電圧のシフト量を示す。本実
施例によるトランジスタの動作安定性が従来例に比べて
改善されていることがわかる。
【００１７】（第二実施例） 図２は本発明第二実施例の構成を示す縦断面図である。
【００１８】本発明第二実施例は、厚さ約１ｍｍの低ア
ルカリのガラス基板２０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極２０２を形成する。さらに、プラズマ
ＣＶＤ法により窒化シリコン膜（３００ｎｍ）、アモル
ファスシリコン膜（１００ｎｍ）を真空中で連続成膜す
る。窒化シリコン膜はゲート絶縁層（１）２０９とな
る。
ルカリのガラス基板２０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極２０２を形成する。さらに、プラズマ
ＣＶＤ法により窒化シリコン膜（３００ｎｍ）、アモル
ファスシリコン膜（１００ｎｍ）を真空中で連続成膜す
る。窒化シリコン膜はゲート絶縁層（１）２０９とな
る。
【００１９】次に、アモルファスシリコン膜をフォトリ
ソグラフィとドライエッチングの方法によりゲート電極
２０２およびその他必要な部分上に所定のパターンに加
工してアモルファスシリコン半導体層２０３を形成す
る。この上にプラズマＣＶＤ法により再度窒化シリコン
膜（２００ｎｍ）を形成し、フォトリソグラフィとドラ
イエッチングの方法によりゲート電極２０２とアモルフ
ァスシリコン半導体層２０３との接続用コンタクトホー
ルを開口しゲート絶縁層（２）２１０を形成する。さら
に、このゲート絶縁層（２）２１０をマスクとしてイオ
ン打ち込み法によりアモルファスシリコン半導体層２０
３にリンをドーピングしてオーミックコンタクト層２０
７を形成する。この上に電極材として金属クロム膜（２
００ｎｍ）をスパッタ法により成膜しフォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極２０５およびドレイン電極２０６を形
成し，さらにパシベーション膜２０８を形成する。
ソグラフィとドライエッチングの方法によりゲート電極
２０２およびその他必要な部分上に所定のパターンに加
工してアモルファスシリコン半導体層２０３を形成す
る。この上にプラズマＣＶＤ法により再度窒化シリコン
膜（２００ｎｍ）を形成し、フォトリソグラフィとドラ
イエッチングの方法によりゲート電極２０２とアモルフ
ァスシリコン半導体層２０３との接続用コンタクトホー
ルを開口しゲート絶縁層（２）２１０を形成する。さら
に、このゲート絶縁層（２）２１０をマスクとしてイオ
ン打ち込み法によりアモルファスシリコン半導体層２０
３にリンをドーピングしてオーミックコンタクト層２０
７を形成する。この上に電極材として金属クロム膜（２
００ｎｍ）をスパッタ法により成膜しフォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極２０５およびドレイン電極２０６を形
成し，さらにパシベーション膜２０８を形成する。
【００２０】本第二実施例ではチャネルの堀込み工程が
無くアモルファスシリコンの膜厚を薄くできるため動作
特性をさらに向上させることができる。
無くアモルファスシリコンの膜厚を薄くできるため動作
特性をさらに向上させることができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、薄
膜トランジスタアレイのゲート絶縁層がトランジスタの
動作部分であるアモルファスシリコン半導体層との下部
につい ては単層に構成されるために、ゲート絶縁層の厚
さを薄くするとともに、複雑な界面をなくすことがで
き、動作特性および安定性を向上させることができる効
果がある。
膜トランジスタアレイのゲート絶縁層がトランジスタの
動作部分であるアモルファスシリコン半導体層との下部
につい ては単層に構成されるために、ゲート絶縁層の厚
さを薄くするとともに、複雑な界面をなくすことがで
き、動作特性および安定性を向上させることができる効
果がある。
【図１】本発明第一実施例の構成を示す縦断面図。
【図２】本発明第二実施例の構成を示す縦断面図。
【図３】本発明実施例における効果を示す薄膜トランジ
スタアレイのゲート電圧に対する電流の特性曲線図。
スタアレイのゲート電圧に対する電流の特性曲線図。
【図４】本発明実施例における効果を示す薄膜トランジ
スタのゲートストレス印加電圧に対するしきい値電圧変
化量の特性曲線図。
スタのゲートストレス印加電圧に対するしきい値電圧変
化量の特性曲線図。
【図５】従来例の構成を示す縦断面図。
１０１、２０１、３０１ ガラス基板 １０２、２０２、３０２ ゲート電極 １０３、２０３、３０３ アモルファスシリコン半導体
層 １０５、２０５、３０５ ソース電極 １０６、２０６、３０６ ドレイン電極 １０７、２０７、３０７ オーミックコンタクト層 １０８、２０８、３０８ パシベーション膜 １０９、２０９、３０９ ゲート絶縁層（１） １１０、２１０、３１０ ゲート絶縁層（２）
層 １０５、２０５、３０５ ソース電極 １０６、２０６、３０６ ドレイン電極 １０７、２０７、３０７ オーミックコンタクト層 １０８、２０８、３０８ パシベーション膜 １０９、２０９、３０９ ゲート絶縁層（１） １１０、２１０、３１０ ゲート絶縁層（２）
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/136 500
Claims (3)
- 【請求項１】 絶縁基板上にゲート電極、ゲート絶縁
層、しま状に加工したアモルファスシリコン半導体層、
オーミックコンタクト層、ソースおよびドレイン電極が
順次積層されパターニングされた後にチャネル部分のオ
ーミックコンタクト層がエッチング除去されてパシベー
ション膜が積層され、さらにパターニングされて形成さ
れた薄膜トランジスタアレイにおいて、 前記ゲート電極上の前記ゲート絶縁層は第一の絶縁膜の
上に第二の絶縁膜を積層した構造であり、かつ前記アモ
ルファスシリコン半導体層の下部については前記第二の
絶縁膜のみの単層構造としたことを特徴とする薄膜トラ
ンジスタアレイ。 - 【請求項２】 前記複層構造のゲート絶縁層は、少なく
とも窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造である請求項１記載の薄膜トランジ
スタアレイ。 - 【請求項３】 絶縁基板上に所定のパターンのゲート電
極を形成する工程と、 前記ゲート電極上および前記絶縁基板上に第一の絶縁膜
を形成し、前記ゲート電極上の前記第一の絶縁膜をアモ
ルファスシリコン半導体層が形成される予定の部分につ
いて除去する工程と、 前記第一のゲート絶縁膜の上にさらに第二のゲート絶縁
膜およびアモルファスシリコン半導体膜およびｎ + アモ
ルファスシリコン半導体膜を形成する工程と、 前記ｎ + アモルファスシリコン半導体膜および前記アモ
ルファスシリコン半導体膜をエッチングによりしま状の
パターンに形成する工程と、 前記ｎ + アモルファスシリコン半導体膜をオーミックコ
ンタクト層としてソース電極およびドレイン電極を形成
する工程とを含むことを特徴とする薄膜トランジスタア
レイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848492A JP2956380B2 (ja) | 1992-09-28 | 1992-09-28 | 薄膜トランジスタアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848492A JP2956380B2 (ja) | 1992-09-28 | 1992-09-28 | 薄膜トランジスタアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112485A JPH06112485A (ja) | 1994-04-22 |
| JP2956380B2 true JP2956380B2 (ja) | 1999-10-04 |
Family
ID=17320855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25848492A Expired - Fee Related JP2956380B2 (ja) | 1992-09-28 | 1992-09-28 | 薄膜トランジスタアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956380B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7864281B2 (en) | 2004-08-24 | 2011-01-04 | Sharp Kabushiki Kaisha | Active matrix substrate and display unit provided with it |
| CN101384950B (zh) | 2006-02-24 | 2012-05-23 | 夏普株式会社 | 有源矩阵基板、显示装置、电视接收机 |
| JP4588785B2 (ja) * | 2006-02-24 | 2010-12-01 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| WO2007097074A1 (ja) | 2006-02-24 | 2007-08-30 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の製造方法、ゲート絶縁膜形成方法 |
| US7746444B2 (en) * | 2006-06-26 | 2010-06-29 | Lg Display Co., Ltd. | Array substrate, liquid crystal display device having the same, and manufacturing method thereof |
| EP2383607A1 (en) | 2006-07-19 | 2011-11-02 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal display panel and television receiver |
-
1992
- 1992-09-28 JP JP25848492A patent/JP2956380B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112485A (ja) | 1994-04-22 |
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