NL8402856A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL8402856A
NL8402856A NL8402856A NL8402856A NL8402856A NL 8402856 A NL8402856 A NL 8402856A NL 8402856 A NL8402856 A NL 8402856A NL 8402856 A NL8402856 A NL 8402856A NL 8402856 A NL8402856 A NL 8402856A
Authority
NL
Netherlands
Prior art keywords
opening
semiconductor
mask
layer
covered
Prior art date
Application number
NL8402856A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8402856A priority Critical patent/NL8402856A/nl
Priority to US06/771,930 priority patent/US4689872A/en
Priority to CA000490539A priority patent/CA1243131A/en
Priority to EP85201450A priority patent/EP0180256B1/en
Priority to DE8585201450T priority patent/DE3574525D1/de
Priority to JP60206180A priority patent/JPS6174370A/ja
Publication of NL8402856A publication Critical patent/NL8402856A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/103—Mask, dual function, e.g. diffusion and oxidation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/911—Differential oxidation and etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)

Description

d
T
ΡΠΝ 11.151 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
De uitvinding betreft een werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij tenminste langs een rand van een opening in een op een halfgeleiderlichaam aangebrachte isolerende laag ten minste een deel van een interconnectiepatroon wordt aangebracht 5 terwijl binnen de opening het niet door het deel van het interconnectiepatroon bedelde halfgeleideroppervlak althans gedeeltelijk wordt blootgelegd en het deel van het interconnectiepatroon voorzien wordt van i-solerend materiaal dat bij een volgende processtap een deel van een masker vormt.
10 Daarnaast heeft de uitvinding betrekking op een inrichting vervaardigd met behulp van een werkwijze volgens de uitvinding.
Bij het ontwerpen van halfgeleiderinrichtingen streeft men naar steeds hogere integratiedichtheden, enerzijds on op.een gelijkblijvend oppervlak steeds meer functies te kunnen realiseren, anderzijds 15 om door het geringere oppervlak van de te vervaardigen schakeling bij de fabricage hogere opbrengsten te kunnen bereiken. Met name door de opkomst van microprocessoren en minicomputers worden steeds strengere eisen gesteld ten aanzien van een hoge snelheid en'kleine afmetingen van de schakelelementen. Dientengevolge worden steeds strengere eisen 20 gesteld aan de te realiseren minimale afmetingen zoals spoorbreedtes van metallisatiepatronen, onderlinge afstanden van contactgaten, minimale breedtes van isolatiegebieden.
Daar deze afmetingen grotendeels bepaald worden door de gebruikte maskeringstechnieken wordt steeds meer gezocht naar methoden 25 waarbij deze afmetingen niet afhankelijk zijn van optische resoluties; met name zelfregistrerende technieken genieten hierbij de voorkeur.
Een werkwijze van de in de aanhef genoemde soort is bekend uit IBM Technical Disclosure Bulletin, Vol.27, No. 2, pagina's 1008-9.
Hierin wordt echter niet nader beschreven hoe met name het aanbrengen 30 van het oxyde precies plaatsvindt.
Een werkwijze volgens de uitvinding heeft het kenmerk dat de halfgeleiderinrichting althans ter plaatse van de opening wordt bedekt met een praktisch uniforme laag van een eerste halfgeleidermateriaal die 8402856 f PHN 11.151 2 bedekt wordt met een praktisch uniforme laag van oxydatiewerend materiaal, waarna het oxydatiewerend materiaal althans buiten.de opening selectief wordt verwijderd en de aldus blootgelegde delen van het eerste halfgeleidermateriaal over een deel van hun dikte worden geoxydeerd 5 waarna binnen de opening, het oxydatiewerend materiaal wordt verwijderd en vervolgens het eerste halfgeleidermateriaal door middel van anisotroop etsen wordt verwijderd zodat althans delen van het eerste halfgeleidermateriaal die tot het interconnectiepatroon behoren langs de rand van de opening achterblijven.
1Q In de tegelijk met de onderhavige Aanvrage ingediende Nederlandse Octrooiaanvrage No. PHN 11.150 tóordt een soortgelijke werk-' wijze onder andere toegepast voor het definiëren van groeven. Het blijkt nu dat deze werkwijze ook met voordeel kan worden toegepast in de in de aanhef genoemde werkwijze.
15 Via het aldus verkregen masker kan onder meer een metaalcontaet worden aangebracht dat nu dus direct het halfgeleiderlichaam ter plaatse van een te vormen transistorzone contacteert.
Onder een praktisch uniforme laag wordt in dit verband verstaan een laag van overal praktisch gelijke dikte met uitzondering van 2q plaatsen waar zich in de onderliggende laag een.oneffenheid zoals bijvoorbeeld een. stap bevindt, en de uniforme laag eenzelfde profiel heeft als de onderliggende laag.
Onder opening of verdieping wordt niet noodzakelijkerwijs een opening in de isolerende laag bedoeld die alzijdig door. deze isolerende 25 laag omringd is. Het kan hier ook een isolerende laag betreffen die bijvoorbeeld een buitenrand van het halfgeleiderlichaam niet bedekt.
De uitvinding berust op het inzicht dat op deze wijze masker-openingen gerealiseerd kunnen worden met zeer geringe afmetingen hetgeen met name gunstig is voor geïntegreerde schakelingen met hoge pakkings-^ dichtheden.
Het met behulp van de werkwijze volgens de uitvinding vervaardigde masker kan bijvoorbeeld worden gebruikt voor het langs zelfregistrerende wijze aanbrengen van een emitterzone, zonodig voorafgegaan door het aanbrengen van een basiszone. Ook kan in de oorspronkelijke 35 opening een dunne laag poortoxyde worden aangebracht dat later ter plaatse van. het genoemde masker wordt verwijderd, waarna met behulp van dit masker door diffusie of implantatie een aanvoer- of afvoerzone van een veldeffekttransistor kan worden gerealiseerd. Contactering van 840285e 1 * PHN 11.151 3 deze aan- of afvoerzone kan dan weer met behulp van hetzelfde masker plaatsvinden.
De uitvinding zal thans nader worden verklaard aan de hand . van enkele uitvoeringsvoorbeelden en de tekening waarin 5 de Figuren 1 t/m 3 de vervaardiging tonen van een bipolaire transistor met een zeer geringe basis-emittercapaciteit, met behulp van een werkwijze volgens de uitvinding, terwijl de Figuren 4 t/m 6 een werkwijze volgens de uitvinding tonen voor het vervaardigen van een veldeffekttransistor.
10 De figuren zijn niet op schaal getekend waarbij ter wille van de duidelijkheid, in de dwarsdoorsneden in het bijzonder de afmetingen in de dikterichting sterk zijn overdreven. Halfgeleiderzones van hetzelfde geleidingstype zijn in het algemeen in dezelfde.richting gearceerd, in de figuren zijn overeenkomstige delen in de regel 15 met dezelfde verwijzingscijfers aangeduid.
In de Figuren 1 t/m 3 wordt een werkwij ze volgens de uitvinding getoond voor de vervaardiging van een halfgeleiderinrichthg 1. Hierbij wordt uitgegaan van een halfgeleiderlichaam 2 met een substraat 3 van het p-type met een soortelijke weerstand van 2-5 ohmcentimeter. Nadat 20 dit substraat op algemeen bekende wijze is voorzien van een n+ begraven laag 4 en een n-type epitaxiale laag 5 worden ten behoeve van schakel-elementen onderling electrisch geïsoleerde gebieden gedefinieerd. Dit kan geschieden door zogenaamde junctie-isolatie maar vindt bij voorkeur plaats met behulp van diëlectrische isolatie 6 zoals bijvoorbeeld beschre-25 ven staat in de Nederlandse Octrooiaanvrage No. 8203903.
Het oppervlak 7 van het halfgeleiderlichaam 2 dat bij toepassing van een dergelijke techniek vrijwel vlak is wordt vervolgens bedekt met een isolerende laag 8 van bijvoorbeeld siliciumoxyde die voorzien is van een opening 9 waarbinnen het epitaxiale materiaal 5 aan het 30 halfgeleideroppervlak 7 blootligt.
Op het binnen de opening 9 gelegen deel van het oppervlak 7 en op het aangrenzende deel van de oxydelaag 8 wordt nu een praktisch uniforme laag 10 van polykristallijn silicium aangebracht. Dit vindt plaats met bijvoorbeeld depositie bij lage druk vanuit de dampfase; 35 hierdoor ontstaat een praktisch uniforme bedekking van de inrichting met een laag polykristallijn silicium ter dikte van ca. 0,4 micrometer die binnen de opening 9 een verdieping 12 met praktisch loodrechte zijwanden bezit, zie Figuur 1. De laag 10 van polykristallijn silicium is 8402856 PHN 11.151 4 * in dit voorbeeld van het p-type en kan desgewenst, in een later stadium als diffusiebron fungeren voor een aan te brengen halfgeleiderzone.
Met behulp van soortgelijke technieken als gebruikt voor het aanbrengen van de laag 10 wordt vervolgens een praktisch uniforme laag 5 11 van siliciumnitride met een dikte van ca. 0,1 micrometer op de in richting aangebracht. Hiermee is de inrichting volgens Figuur 1 verkregen, die vervolgens geheel bedekt wordt met fotolak en daarna een planarizeringsbehandeling ondergaat,, schematisch aangegeven door middel van de streeplijn 13.
10 In een volgende processtap wordt de fotolak samen het ni tride 11 teruggeëtst door middel van reactief ionenetsen. De etssnel-he.id van de fotolak mag daarbij groter zijn dan van het nitride mits na het verwijderen van het buiten de verdieping 12 gelegen nitride 11 nog nitride achterblijft op het binnen deze verdieping gelegen poly-15 kristallijn silicium 10. Na het door middel van natchemisch etsen verwijderen van de in de verdieping 12 achtergebleven fotolak beschermt het resterende nitride 11 in een daaropvolgende oxydatiestap het. onderliggende polykristallijn silicium 10 tegen oxydatie. Bij deze oxydatiestap wordt het blootgelegde polykristallijn silicium 10 voorzien van een 20 beschermende laag 14 van siliciumoxyde. Hiermee is de inrichting van Figuur 2 verkregen.
Binnen de verdieping 12 wordt nu een rand 15 van isolerend, materiaal aangebracht; hiermee is een masker gevormd ten behoeve van een volgende processtap zoals het definiëren van een transistor-25 zone of het aanbrengen van een contactmetallisatie. Om de rand 15 aan te brengen wordt eerst het resterende nitride 11 verwijderd, bijvoorbeeld door .-.natchemisch etsen in·.fosforzuur. Vervolgens wordt het aldus blootgelegde polykristallijn silicium 10 door middel van anisotroop etsen (reactief ionenetsen of plasma-etsen) ter plaatse van de ver-3q dieping 12 verwijderd, zodat daar het halfgeleideroppervlak 2 blootgelegd wordt.
De aldus verkregen inrichting wordt dan bedekt met een praktisch uniforme laag van siliciumoxyde, waarvan na een anisotrope etsbehandeling in een plasma de randen 15 . binnen de verdieping 35 12 overblijven die het polykristallijn silbiüm 10 bedekken. Bij voor keur wordt, hieraan voorafgaand een boorimplantatie uitgevoerd met een 14 2 energie van 25 KëV en een dosis van 10 atomen/cm , ter vorming van de basiszone 16. Deze basiszone wordt gecontacteerd door middel van 8402856 PHN 11.151 5 de.polykfistallijne aansluitsporen 10. Tijdens de opeenvolgende processtappen diffundeert een gedeelte van de accepteren uit deze aansluitsporen 10 in het halfgeleiderlichaam 2 en vormt daarin de basis-contactzones 17.
5 De oxyderand 5 vormt nu binnen de verdieping 12 een masker voor het door middel van implantatie of diffusie aanbrengen van een emitterzone 18 en het vervolgens met een metallisatiestap aanbrengen van een emittermetallisatie 19. Hiermee is een npn-transistor gevorrrd (Figuur 3). Het n-type gebied 5 fungeert hierbij als collector en wordt 10 bijvoorbeeld via de begraven laag 4 en een buiten het vlak van tekening gelegen collectorcontactdiffusie gecontacteerd.
Aan de hand van de Figuren 4 t/m 6 zal getoond worden hoe net een werkwijze volgens de uitvinding een veldeffekttransistor kan worden . vervaardigd.
15 De inrichting 1 bevat een halfgeleiderlichaam 2 met een n-type substraat 3 dat aan een oppervlak voorzien is van een laag isolerend materiaal (bijvoorbeeld siliciumoxyde) met daarin een opening 9. Binnen de opening 9 is het oppervlak 7 bedekt met een dunne laag oxyde 24 waarvan later delen het poortoxyde zullen vormen. Via deze 20 opening 9 is het substraat 3 ook door diffusie of implantatie voorzien van een p-type poortgebied 25.
De inrichting wordt ter plaatse van de opening 9 bedekt met een praktisch uniforme dubbellaag van p-type polykristallijn silicium 10 en nitride 11 (Figuur 4) weer gevolgd door bedekken met fotolak, 25 planariseren en terugetsen van het.nitride 11, dat binnen de verdieping 12 weer gehandhaafd blijft (Figuur 5) en de inrichting ter plaatse van de verdieping 12 tegen oxydatie beschermt tijdens het vormen van de lagen 14 van thermisch oxyde.
Binnen de verdieping 12 wordt dan weer op analoge wijze 30 als beschreven aan de hand van de Figuren 2 en 3 het nitride verwijderd en het polykristallijn silicium 10 door anisotroop etsen verwijderd evenals een.gedeelte van het poortoxyde 24 totdat het halfgeleideropper-vlak 7 is blootgelegd. Langs.de.randen van de opening bevinden zich dan nog loodrechte delen van het polykristallijn silicium 10, die door poort-30 oxyde 24 van het onderliggende kanaalgebied. 25 zijn gescheiden. Vervolgens wordt de inrichting bedekt met een praktisch unforme laag van siliciumoxyde waarvan na een anisotrope etsbehandeling de randen 15 overblijven die het polykristallijn silicium 10 bedekken en samen met het 8402856 PHN 11.151 6 oxyde 14 een masker vormen voor volgende processtappen. Vervolgens wordt met behulp van dit masker een aanvoerzone 26 aangebracht door diffusie of implantatie.van bijvoorbeeld fosfor, en wordt via hetzelfde masker een aanvoercontact 27 gevormd. Het substraat 3 fungeert in de aldus 5 gevormde transistor als afvoerzone en wordt bijvoorbeeld aan de onderzijde gecontacteerd met behulp van een metallisatie 28.
De aldus gevormde MOS-trans istor heeft het voordeel van een in laterale richting gezien praktisch homogene kanaaldotering en een uiterst kort kanaal ( < 1 micrometer). Bovendien is de capaciteit 10 tussen poortelektrode en afvoerzone praktisch verwaarloosbaar.
Uiteraard is de uitvinding niet beperkt.tot de hier getoonde voorbeelden maar zijn binnen het kader van de uitvinding diverse variaties mogelijk. Zo kan de JVDS-transistor van Figuur 6 ten behoeve van toepassingen in geïntegreerde schakelingen een afvoercontact aan het 15 oppervlak 7 bezitten in. plaats.van de genoemde metallisatie 28.
In de getoonde voorbeelden kunnen de geleidingstype (gelijktijdig) worden omgekeerd terwijl ook voor de gebruikte halfgeleider-materialen andere materialen gekozen kunnen worden zoals materialen-van het A^Bg-type.
2o Daarnaast zijn er in de procesvoering diverse variaties mogelijk.
25 30 35 8402856

Claims (7)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij tenminste langs een rand van een opening in een op een halfge-leiderlichaam aangebrachte isolerende laag tenminste een deel van een interconnectiepatroon wordt aangebracht terwijl binnen de opening het 5 niet door het deel van het interconnectiepatroon bedekte halfgeleider-oppervlak althans gedeeltelijk wordt blootgelegd en het deel van het interconnectiepatroon voorzien wordt van isolerend materiaal dat bij een volgende processtap een deel van een masker vormt met het kenmerk dat de half geleider inrichting althans ter plaatse van de opening 10 wordt bedekt met een praktisch uniforme laag van een eerste halfge-leidermateriaal die bedekt wordt met een praktisch uniforme laag van oxydatiewerend materiaal, waarna het oxidatiewerend materiaal althans buiten de opening selectief wordt verwijderd en de aldus blootgelegde delen van het eerste halfgeleidermateriaal over een deel 15 van hun dikte worden geoxydeerd waarna binnen de opening het oxydatiewerend materiaal wordt verwijderd en vervolgens het eerste halfgeleider-materiaal door middel van anisotroop etsen wordt verwijderd zodat althans delen van het eerste halfgeleidermateriaal die tot het interconnectiepatroon behoren langs de rand van de opening achterblijven.
2. Werkwijze volgens conclusie 1 voor het vervaardigen van een bipolaire transistor met het kenmerk dat via het genoemde masker zowel de basisdotering als de emitterdotering plaatsvindt.
3. Werkwijze volgens conclusie 1 voor het vervaardigen van een. veldeffekttransistor met het kenmerk dat het halfgeleideröppervlak 25 binnen de opening vooraf wordt voorzien van een dunne laag veldoxyde.
4. Werkwijze volgens conclusie 3 met het kenmerk dat via het genoemde masker de dotering van de aanvoerzone plaatsvindt.
5. Werkwijze volgens één der conclusies 2 of 4 met het kenmerk dat het masker tevens als contactmasker fungeert. 3Q
6. Werkwijze volgens een der vorige conclusies met het kenmerk dat de anisotrope etsbehandeling wordt uitgevoerd door de te etsen laag in contact te brengen met bestanddelen van een plasma.
7. Inrichting verkregen met behulp van een werkwijze volgens één der conclusies 1 t/m 6. 35 8402856
NL8402856A 1984-09-18 1984-09-18 Werkwijze voor het vervaardigen van een halfgeleiderinrichting. NL8402856A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8402856A NL8402856A (nl) 1984-09-18 1984-09-18 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US06/771,930 US4689872A (en) 1984-09-18 1985-09-03 Method of manufacturing a semiconductor device
CA000490539A CA1243131A (en) 1984-09-18 1985-09-12 Self-registration method of manufacturing a semiconductor device
EP85201450A EP0180256B1 (en) 1984-09-18 1985-09-12 Method of manufacturing contacts on a semiconductor device
DE8585201450T DE3574525D1 (de) 1984-09-18 1985-09-12 Verfahren zum herstellen von kontakten auf einer halbleitervorrichtung.
JP60206180A JPS6174370A (ja) 1984-09-18 1985-09-18 半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8402856A NL8402856A (nl) 1984-09-18 1984-09-18 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
NL8402856 1984-09-18

Publications (1)

Publication Number Publication Date
NL8402856A true NL8402856A (nl) 1986-04-16

Family

ID=19844483

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8402856A NL8402856A (nl) 1984-09-18 1984-09-18 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

Country Status (6)

Country Link
US (1) US4689872A (nl)
EP (1) EP0180256B1 (nl)
JP (1) JPS6174370A (nl)
CA (1) CA1243131A (nl)
DE (1) DE3574525D1 (nl)
NL (1) NL8402856A (nl)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4722908A (en) * 1986-08-28 1988-02-02 Fairchild Semiconductor Corporation Fabrication of a bipolar transistor with a polysilicon ribbon
GB8621536D0 (en) * 1986-09-08 1986-10-15 British Telecomm Bipolar fabrication process
GB8621535D0 (en) * 1986-09-08 1986-10-15 British Telecomm Bipolar fabrication process
US5067002A (en) * 1987-01-30 1991-11-19 Motorola, Inc. Integrated circuit structures having polycrystalline electrode contacts
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
GB2204992A (en) * 1987-05-05 1988-11-23 British Telecomm Bipolar transistor
US4772566A (en) * 1987-07-01 1988-09-20 Motorola Inc. Single tub transistor means and method
US5132765A (en) * 1989-09-11 1992-07-21 Blouse Jeffrey L Narrow base transistor and method of fabricating same
US5008207A (en) * 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
GB2236901A (en) * 1989-09-20 1991-04-17 Philips Nv A method of manufacturing a semiconductor device
NL9100062A (nl) * 1991-01-14 1992-08-03 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US5171705A (en) * 1991-11-22 1992-12-15 Supertex, Inc. Self-aligned structure and process for DMOS transistor
US5414283A (en) * 1993-11-19 1995-05-09 Ois Optical Imaging Systems, Inc. TFT with reduced parasitic capacitance
US6465865B1 (en) * 1996-01-05 2002-10-15 Micron Technology, Inc. Isolated structure and method of fabricating such a structure on a substrate
US6110798A (en) * 1996-01-05 2000-08-29 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
US6656845B2 (en) * 2002-02-15 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor substrate with convex shaped active region
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886569A (en) * 1970-01-22 1975-05-27 Ibm Simultaneous double diffusion into a semiconductor substrate
US4127931A (en) * 1974-10-04 1978-12-05 Nippon Electric Co., Ltd. Semiconductor device
US4074304A (en) * 1974-10-04 1978-02-14 Nippon Electric Company, Ltd. Semiconductor device having a miniature junction area and process for fabricating same
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
US4506437A (en) * 1978-05-26 1985-03-26 Rockwell International Corporation Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
US4305760A (en) * 1978-12-22 1981-12-15 Ncr Corporation Polysilicon-to-substrate contact processing
US4285117A (en) * 1979-09-06 1981-08-25 Teletype Corporation Method of manufacturing a device in a silicon wafer
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
JPS5946105B2 (ja) * 1981-10-27 1984-11-10 日本電信電話株式会社 バイポ−ラ型トランジスタ装置及びその製法
NL8105920A (nl) * 1981-12-31 1983-07-18 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting.
US4507171A (en) * 1982-08-06 1985-03-26 International Business Machines Corporation Method for contacting a narrow width PN junction region
US4545114A (en) * 1982-09-30 1985-10-08 Fujitsu Limited Method of producing semiconductor device
JPS5975661A (ja) * 1982-10-22 1984-04-28 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP0180256B1 (en) 1989-11-29
DE3574525D1 (de) 1990-01-04
EP0180256A1 (en) 1986-05-07
CA1243131A (en) 1988-10-11
JPS6174370A (ja) 1986-04-16
US4689872A (en) 1987-09-01
JPH0521338B2 (nl) 1993-03-24

Similar Documents

Publication Publication Date Title
KR930009030B1 (ko) 단일집적회로의 칩내에 수직형 바이폴라 트랜지스터와 고압 cmos트랜지스터를 형성하는 공정
US4449287A (en) Method of providing a narrow groove or slot in a substrate region, in particular a semiconductor substrate region
NL8402856A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4021270A (en) Double master mask process for integrated circuit manufacture
KR870006676A (ko) 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정
EP0083816A1 (en) Semiconductor device having an interconnection pattern
US4425379A (en) Polycrystalline silicon Schottky diode array
KR100223600B1 (ko) 반도체 장치 및 그 제조 방법
NL8402859A (nl) Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen.
EP0243988A1 (en) Method of manufacturing a semiconductor device
US3602781A (en) Integrated semiconductor circuit comprising only low temperature processed elements
KR0128339B1 (ko) Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법
US5395789A (en) Integrated circuit with self-aligned isolation
US4628339A (en) Polycrystalline silicon Schottky diode array
US3981072A (en) Bipolar transistor construction method
US5574306A (en) Lateral bipolar transistor and FET
CA1288527C (en) Method of manufacturing a semiconductor device having a contact opening derived from a doping opening
US3823349A (en) Interconnection metallurgy system for semiconductor devices
US5281544A (en) Method of manufacturing planar type polar transistors and combination bipolar/MIS type transistors
US4590093A (en) Method of manufacturing a pattern of conductive material
US4762804A (en) Method of manufacturing a bipolar transistor having emitter series resistors
KR100249168B1 (ko) 반도체소자 제조방법
JPS60241261A (ja) 半導体装置およびその製造方法
JP2633559B2 (ja) バイポーラ―ｃｍｏｓ半導体装置の製造方法
JPH10294471A (ja) 炭化けい素半導体装置及びその製造方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed