NL8302541A - Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. - Google Patents

Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. Download PDF

Info

Publication number
NL8302541A
NL8302541A NL8302541A NL8302541A NL8302541A NL 8302541 A NL8302541 A NL 8302541A NL 8302541 A NL8302541 A NL 8302541A NL 8302541 A NL8302541 A NL 8302541A NL 8302541 A NL8302541 A NL 8302541A
Authority
NL
Netherlands
Prior art keywords
silicon layer
layer
oxidation
oxide
silicon
Prior art date
Application number
NL8302541A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8302541A priority Critical patent/NL8302541A/nl
Priority to CA000458637A priority patent/CA1216969A/en
Priority to EP84201019A priority patent/EP0132009B1/en
Priority to DE8484201019T priority patent/DE3463317D1/de
Priority to IE1792/84A priority patent/IE55653B1/en
Priority to JP59143407A priority patent/JPS6038874A/ja
Publication of NL8302541A publication Critical patent/NL8302541A/nl
Priority to US06/840,164 priority patent/US4659428A/en
Priority to US07/007,152 priority patent/US4750971A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66946—Charge transfer devices
    • H01L29/66954—Charge transfer devices with an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/911—Differential oxidation and etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Local Oxidation Of Silicon (AREA)

Description

i i * » ? PHN 10741 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Werkwijze ter vervaardiging van een halfgeleiderinrichting, en half ge-leiderinrichting vervaardigd volgens de merkwijze".
De uitvinding heeft betrekking op een werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een eerste siliciumlaag een oxydatieverhinderende laag wordt aangebracht waarop een tweede siliciumlaag wordt aangebracht, waarna de tweede siliciumlaag voor een deel 5 wordt verwijderd en vervolgens tijdens een eerste oxydatiestap ten dele wordt geoxideerd, het niet door de geoxideerde tweede siliciumlaag bedekte, boven een eerste deel van de eerste siliciumlaag gelegen deel van de oxydatieverhinderende laag selectief wordt verwijderd, en het qp de tweede siliciumlaag aanwezige oxyde door etsen wordt verwijderd, het eerste 10 deel van de eerste siliciumlaag en het overgebleven deel van de tweede siliciumlaag tijdens een tweede oxydatiestap thermisch worden geoxydeerd, het onbedekte deel van de axydatieverhinderende laag door etsen wordt verwijderd en vervolgens in het vrij gelegde deel van de eerste siliciumlaag een groef wordt geëtst die het eerste deel van de eerste siliciumlaag van 15 het overige, tweede deel scheidt.
De uitvinding heeft bovendien betrekking qp een halfgeleider inrichting, vervaardigd net behulp van de werkwijze.
Een werkwijze zoals hierboven beschreven is bekend uit de Nederlandse Octrooiaanvrage No. 8105559 (PHN 10211) van Aanvraagster. Daarin 20 wordt een werkwijze beschreven voor het vormen van zeer smalle groeven of spleten in een half geleidend substraat, waarbij de breedte van de groef bepaald wordt door een via thermische axydatie verkregen smalle oxyderand van een, in het bijzonder polykristallijne, siliciumlaag. Volgens een uitvoeringsvorm van deze werkwijze wordt eerst de hierboven genoemde 25 tweede siliciumlaag over zijn gehele oppervlak ten dele geoxydeerd en vrordt vervolgens, tijdens het oxyderen van het vrijgelegde eerste deel van de eerste siliciumlaag en van het overgebleven deel van de tweede siliciumlaag, deze laatste geheel io oxyde omgezet.
Aan de uitvoering van deze werkwijze kunnen onder opstandigheden 30 bezwaren verbonden zijn, die in het bijzonder optreden wanneer de eerste siliciumlaag gebruikt wordt voor het vormen van stuurelektroden op een onderliggende oxydelaag, big voorbeeld in veideffektinrichtingen zoals M3S-transistors en ladingsgekoppelde inrichtingen (CCD's). In de eerste plaats 8302541 * i PHN 10741 2 dient na de eerste oxydatiestap het overgebleven deel van de tweede sili-ciumlaag minstens 0,1 tot Q,2^um dik te zijn, wegens de spreiding in de dikte van de oorspronkelijk aangebrachte tweede siliciumlaag. Bij de tweede oxydatiestap wordt dan ook van de eerste siliciumlaag minstens 0,2yum 5 door oxydatie verwijderd, en vaak zal dit zelfs méér zijn, daar de eerste siliciumlaag veelal zwaar gedoteerd is cm de s tuurelektrodeweerstand zo laag mogelijk te houden, en zwaar N-type gedoteerd silicium sneller oxy-deert dan niet, of zwakgedoteerd silicium. Verder moet, na het etsen van de eerste siliciumlaag ter vorming van de stuurelektroden, het oxyde van 10 de anti-oxydatielaag worden verwijderd, waarbij zonder extra maskering ook het binnen de groef blootliggende poortoxyde zou worden verwijderd, en door onderetsen ook onder de stuurelektroden zou worden aangetast.
De uitvinding beoogt onder meer, een verbeterde werkwijze aan te geven waarbij zonder extra maskeringsstappen de hierboven beschreven beis zwaren worden vermeden.
De uitvinding berust onder meer op het inzicht dat dit kan worden bereikt door op geschikte wijze gebruik te maken van het verschil in oxy-datiesnelheid tussen zwaar N-type gedoteerd en niet, of licht gedoteerd silicium.
20 Volgens de uitvinding is een werkwijze van de in de aanhef be schreven soort daardoor gekenmerkt, dat althans het genoemde eerste deel van de eerste siliciumlaag sterk N-type geleidend is en een hogere dote-ringsconcentratie heeft dan althans het genoemde overgebleven deel van de tweede siliciumlaag, waardoor bij de tweede oxydatiestap op de tweede si-25 liciumlaag slechts een dunne oxydelaag en op de eerste siliciumlaag een dikkere oxydelaag wordt gevormd, dat dan, na verwijdering van het onbedekte deel van de oxydatieverhinderende laag, door maskervrij etsen de oxyde-laag van de tweede siliciumlaag geheel, en die van de eerste siliciumlaag slechts ten dele wordt verwijderd, en dat bij het etsen van de groef tevens 30het boven het tweede deel van de eerste siliciumlaag gelegen, resterende deel van de tweede siliciumlaag wordt verwijderd.
Bij de werkwijze volgens de uitvinding zijn slechts drie lagen nodig en in principe slechts één maskeringsstap, terwijl, de hierboven op-gesomde nadelen van de bekende werkwijze worden vermeden, zoals hieronder 35nader zal worden uiteengezet.
Opgemerkt wordt nog dat, waar in deze aanvrage sprake is van ongedoteerd silicium, dit wil zeggen dat aan her silicium niet opzettelijk doteringsstoffen zijn toegevoegd.
t 8302541 PHN 10741 3 < 4
Ofschoon de eerste siliciumlaag In zijn geheel een sterke N-type dotering kan hebben, is een voorkeursuitvoering daardoor gekenmerkt, dat de oxydatieverhinderende laag wordt aangebracht φ een praktisch ongedoteerde eerste siliciumlaag, waarna het niet door de geoxideerde tweede 5 siliciumlaag bedekte eerste deel van de eerste siliciumlaag een hoge N-type dotering ontvangt waarbij het oxyde φ de tweede siliciumlaag tegen deze dotering maskeert.
De eerste en tweede siliciumlaag bestaan bij voorkeur uit niet-êênkristallijn silicium, in deze aanvrage in zijn algmeenheid met de term 10 polykristallijn aangeduid. De tweede oxydatiestap geschiedt bij voorkeur in stoom tussen 700° en 800°C. Daarbij kan het verschil in oxydatiesnel-heid tussen hooggedoteerd N-type siliciumsn ongedoteerd silicium een fak-tor 10 of meer bedragen.
De uitvinding zal thans nader worden toegelicht aan de hand van 15 enkele uitvoeringsvoorbeelden en de tekening, waarin Figuur 1 t/m 9 schematisch in dwarsdoorsnede opeenvolgende stadia van de vervaardiging van een halgeleiderinrichting volgens de uitvinding tonen,
Figuur 10 t/m 16 een ander uitvoerings voorbeeld van de werkwijze volgens de uitvinding weergeven ter vervaardiging van een veldeffektin-20 richting, in casu een CCD, en Figuur 17 t/m 25 de vervaardiging van een kleine bipolaire transistor door middel van de werkwijze volgens de uitvinding weergeven.
De tekeningen zijn schematisch en niet φ schaal. Dit geldt in het bijzonder voor de afmetingen in de dikterichting. HaJjgeleidergebieden 25 van gelijk geleidingstype zijn in dezelfde richting gearceerd. Overeenkomstige delen zijn als regel met dezelfde verwijzingscijfers aangeduid,
De figuren 1 t/m 9 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van een uitvoerings voorbeeld van de werkwijze volgens de uitvinding. Uitgegaan wordt (zie Figuur 1) van een eerste siliciumlaag 1 30 waarφ een oxydatieverhinderende laag 3 wordt aangebracht, die bijvoorbeeld bestaat uit siliciumnitride of siliciumcxynitride. Op de laag 3 wordt een tweede siliciumlaag 2 aangebracht. Het geheel is aangebracht φ een substraat 4, dat uit een willekeurig materiaal, bijvoorbeeld een isolerend of halfgeleiöend materiaal bestaat. De siliciumlagen 1 en 2 zijn in het 35 algemeen niet eenkristallijn. Wanneer het substraat 4 uit eenkristallijn halfgeleidermateriaal bestaat kan de laag 1 onder omstandigheden een een-kristallijne epitaxiale laag zijn. In dit voorbeeld bestaan beide lagen 1 en 2 uit polykristallijn silicium, dat door toepassing van bekende tech- 8302541 EHN 10741 4 V * nieken vanuit de gasfase wordt neergeslagen/ evenals de anti-oxydatielaag 3.
De tweede siliciumlaag 2 wordt nu (zie Figuur 2) voor een deel verwijderd, waarna het resterende deel van de laag 2 tijdens een eerste 5 oxydatiestap ten dele wordt geoxydeerd en angezet in siliciumoxyde 5, zie Figuur 3. In dit voorbeeld heeft de siliciumlaag 1 een dikte van Q,5^um en de siliciumlaag 2 een- dikte van Q,7^um, terwijl de tussenliggende laag 3 een dikte heeft van 0,1^um en bestaat uit siliciumnitride. De genoemde eerste oxydatiestap vindt plaats bij 1QQ0°C in stoom gedurende 120 minuten. 10 Het niet geoxydeerde deel van de laag 2 heeft na deze oxydatie een dikte van ongeveer 0,45^um en de oxydelaag 5 heeft op de laag 2 een dikte van ongeveer 0,6yum.
Daarna wordt het niet door de geoxydeerde tweede siliciumlaag (2,5) bedekte deel van de oxydatieverhinderende laag 3 door etsen in bij-15 voorbeeld heet fosforzuur selectief verwijderd, waarbij een eerste deel 1A van de eerste siliciumlaag 1 wordt vrij gelegd, zie Figuur 4. Vervolgens wordt het aanwezige oxyde 5 door etsen in een oplossing van fluorwaterstof-zuur in water verwijderd, zie Figuur 5. Een klein stukje van de laag 3, overeenkomend met de breedte van de geoxydeerde rand 5 van de laag 2, 20 steekt daarna onder de laag 2 uit. Tijdens een tweede oxydatiestap, 1¾ een temperatuur tussen 700° en 800°C, in dit voorbeeld bij 750°C gedurende 60 minuten in stoom worden het vrijliggende eerste deel 1A van de eerste siliciumlaag 1 en het overgebleven deel van de tweede siliciumlaag 2 thermisch geoxydeerd, waarbij op de laag 2 een oxydelaag 6 en qp de laag 1 25 een oxydelaag 7 wordt gevormd, zie Figuur 6.
Volgens de uitvinding wordt bij deze tweede oxydatiestap op het overgebleven deel van de tweede siliciumlaag 2 slechts een dunne oxydelaag 6 gevormd, doordat de dotering van de tweede siliciumlaag 2, althans die van het na de eerste oxydatiestap overgebleven deel daarvan, lager is 30 dan de N-type dotering van het vrij gelegde eerste deel 1A van de eerste siliciumlaag 1. In dit voorbeeld is de laag 2 praktisch ongedoteerd ter- 20 wijl de laag 1 zwaar N-type gedoteerd is (dotering 7x10 atomen per 3 cm ). Aangezien dit zwaar N-type gedoteerde silicium aanmerkelijk sneller oxydeert dan het zwak (niet opzettelijk) gedoteerde silicium van de laag 2, 35 wordt de oxydelaag 7 aanmerkelijk dikker (ca. 150 nm) dan de oxydelaag 6 (ca. 15 nm).
Het onbedekte deel van de oxydatieverhinderende laag 3 wordt nu selectief weggeëtst (zie Figuur 7) in bijvoorbeeld heet fosforzuur, waar- 8302541 __ « » EHN 10741 5 bij een smalle strook van de siliciumlaag 1 wordt vrij gelegd. Volgens de uitvinding wordt dan, door maskervrij etsen, de axydelaag 6 van de tweede siliciumlaag 2 geheel, en de dikkere oxydelaag 7 van de eerste silicium-laag 1 slechts ten dele verwijderd, zie Figuur 8. Dit kan gebeuren door 5 bijvoorbeeld een dip-ets in een 1% HF-oplossing. Vervolgens wordt in het vrij liggende deel van de eerste half geleiderlaag 1, bijvoorbeeld door selectief etsen in een chloorplasma, een groef 8 geëtst (zie Figuur 9) die zich over de gehele dikte of over slechts een deel van de dikte van de laag 1 uitstrekt en het eerste deel 1A van het overige, tweede deel 1B van 10 de siliciumlaag 1 scheidt. Dit etsproces, dat eveneens zonder masker wordt uitgevoerd, duurt volgens de uitvinding in elk geval zolang totdat daarbij tevens het resterende deel van de tweede siliciumlaag 2 is verdwenen.
Bij het beschreven proces is slechts êên roaskeringsstap toegepast.
De breedte van de groef 8 wordt bepaald door de dikte van de axydelaag 5.
15 Verder wordt door de vrij lichte tweede oxydatiestap slechts wei nig van de eerste siliciumlaag 1 verwijderd. Aangezien na het etsen van de groef 8 de siliciumlaag 2 eveneens geheel verdwenen is, kan een etsproces dat een eventueel ónder de groef 8 aanwezige oxydelaag zou kunnen aantasten achterwege blijven.
t 20 In de figuren 1 t/m 9 is het principe van de werkwijze volgens de uitvinding geïllustreerd. Onder toepassing van deze werkwijze kunnen uiteenlopende halfgeleider inrichtingen worden vervaardigd. Bij de uitvoering van de werkwijze kunnen vele varianten worden toegepast* Zo kunnen bijvoorbeeld êên of meer der beschreven etsstappen met behulp van plasma-25 etsen worden uitgevoerd.
De figuren 10 Vm 16 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van de vervaardiging van de electrodestruktuur van een CCD of ladings gekoppelde inrichting door toepassing van de werkwijze volgens de uitvinding. Daarbij wordt (zie Figuur 10) uitgegaan van een P-type 30 siliciumsubstraat 4, waarop door thermische axydatie een oxydelaag 10 met een dikte van 70 nm wordt gevormd. Op de laag 10 wordt een eerste silicium-laag 1 neergeslagen die vervolgens door diffusie of door ionenimplantatie, of tijdens het aangroeien ervan, sterk N-geleidend wordt gemaakt (dotering 20 3 7x10 atanen per cm ). De dikte van de laag 1 bedraagt bijvoorbeeld 35 0,5/um. Op deze laag 1 wordt een oxydatieverhinderende laag 3, bijvoorbeeld van siliciumnitride of siliciumoxynitride, neergeslagen met een dikte van ongeveer 0,1^um. Tenslotte wordt hiercp een tweede siliciumlaag 2 aangebracht die ongedoteerd is en een dikte heeft van bijvoorbeeld 0,7^um.
3302541 ΕΗΝ 10741 6 Λ Ψ
Deze laag 2 wordt door maskeren en etsen op gebruikelijke wijze in strook-vormige delen verdeeld, waarvan de randen ongeveer overeenkomen met de randen van de uiteindelijk te vormen stuurelektrodestruktuur. Zo ontstaat de situatie van Figuur 10.
5 Vervolgens wordt een eerste, thermische oxydatiestap uitgevoerd bij 1000°C gedurende 120 minuten in stoom, waarbij een deel van de sili-ciumlaag 2 in een 0,6^um dikke siliciumoxydelaag 5 wordt omgezet, zie Figuur 11.
Dan wordt, bijvoorbeeld door etsen in een plasma, of in heet fos-10 forzuur, het onbedekte deel van de siliciumnitride of -oxynitridelaag 3 verwijderd waarna, bijvoorbeeld in een HF-oplossing in water, het oxyde 5 wordt verwijderd. Zo ontstaat de struktuur van Figuur 12.
Door thermische oxydatie bij relatief lage temperatuur, bijvoorbeeld bij 750°C in stoom, wordt nu cp de ongedoteerde siliciumlaag 2 een 15 dunne oxydelaag 6, en qp de zwaar N-type gedoteerde siliciumlaag 1 een ongeveer 10 maal dikkere oxydelaag 7 gevormd, zie Figuur 13. De dikten van de laagjes 6 en 7 kunnen bijvoorbeeld meer resp. 15 men 150 nm bedragen.
Door dip-etsen in een 1% fluorwaters tof oplossing wordt vervolgens de oxydelaag 6 geheel, en de oxydelaag 7 slechts over een deel van zijn 20 dikte weggeëtst. Na selectief wegetsen eveneens zonder masker, van de onbedekte delen van de nitridelaag 3 is de toestand van Figuur 14 ontstaan.
Vervolgens wordt de eerste siliciumlaag 1 over zijn gehele dikte tot op het oxyde 10 doorgeëtst. Dit kan gebeuren door plasma-etsen, bijvoorbeeld in een chloorplasma. Daarbij verdwijnt tevens het restant van 25 de tweede siliciumlaag 2, zodat de struktuur van Figuur 15 ontstaat, met een aantal op zeer geringe afstand naast elkaar gelegen, door groeven 8 van elkaar gescheiden, strookvormige siliciumelektroden, die afwisselend (1B) met nitride 3 of (1A) met oxyde 7 zijn bedekt. De tussenruimte tussen de elektroden werd bepaald door de dikte van de oxydelaag 5. Na etsen 30 met behulp van een gestippeld aangeduid fotolakmasker 11 kunnen desgewenst aan de uiteinden van de elektrodenstruktuur aan- en afvoerzones S en D met hoge N-type dotering wordengevormd door middel van ionenimplantatie.
In plaats van de hierboven beschreven bewerkingen kan, uitgaande van de toestand van Figuur 13, na verwijdering van het blootliggende sili-35 ciumnitride 3, in een ononderbroken etsproces eerst in bijvoorbeeld een C Cl^ (tetrachloorkoolstof) - plasma het oxydelaagje 6 verwijderd worden, en vervolgens in een chloorplasma het etsen van de siliciumlaag 1 voortgezet en voltooid worden onder gelijktijdig wegetsen van de reste- 8302541
HiN 10.741 7
m 'V
rende süiciumlaag 2.
Opgemerkt wordt nog dat in werkelijkheid het aantal stuur elektroden bij een CCD veel groter is dan in de tekening is weergegeven, en dat uiteenlopende types van ladingsgekcppelde inrichtingen en andere g veldeffektinrichtingen door toepassing van de werkwijze volgens de uitvinding kunnen worden vervaardigd. De elektrische aansluitingen van de stuurelektrcden en de aan- en afvoerzones zijn ter vereenvoudiging niet in de tekening aangegeven aangezien deze voor de uitvinding niet van betekenis zijn.
10 De werkwijze volgens de uitvinding is ook zeer geschikt voor de vervaardiging van bipolaire half geleider inrichtingen, bijvoorbeeld kleine bipolaire transistors niet zeer dicht bij elkaar gelegen basisen emitteraansluitingen. Aan de hand van de figuren 17 t/m 25 zal hiervan een voorbeeld worden beschreven.
15 Op een n-type substraatbebied 4, dat de collectorzcne van de transistor vormt wordt een thermische oxydelaag 20 aangegroeid, waarin een venster wordt geëtst, zie Figuur 17. In dit venster wordt een p-type basiszone 21 gediffundeerd of geïmplanteerd. Op het gedeeltelijk met de oxydelaag 20 bedekte substraat 4 dat de basiszane 21 bevat wordt nu 20 een eerste, ongedoteerde siliciumlaag 1 neergeslagenvanuit de gasfase, op gebruikelijke wijze evenals in de vorige voorbeelden.Op de laag 1 wordt weer evenals in de vorige voorbeelden een oxydatieverhinderende siliciumnitridelaag of süiciumoxynitridelaag 3 aangebracht, waarop een tweede, ongedoteerde süicbmlaag 2 wordt neergeslagen. Deze süiciumlaag 25 2 wordt door maskeren en etsen voor een deel verwijderd, waarbij de rand van het overblijvende deel van de laag 2 binnen het venster in de oxydelaag 20 valt. Zo ontstaat de toestand weergegeven in Figuur 17.
Vervolgens wordt in een eerste oxydatiestap bij 1000° C gedurende 20 minuten in stocm de laag 2 voorzien van een 0,6 ^um dikke cxyde-30 laag 5, waarna zonder maskering het blootliggende deel van de nitridelaag 3 wordt weggeëtst onder toepassing van de geoxydeerde süiciumlaag (2,5) als masker, zie Figuur 19.
Dan wordt door middel van diffusie of ioneniirplantatie het vrij- 20 liggende deel 1A van de laag 1 sterk N-type gedoteerd (dotering 7 x 10 35 atanen per an^). In dit voorbeeld geschiedt dit door implantatie van fosfor- of arseenionen. Daarbij dient de oxydelaag 5 als masker, zodat de onderliggende laag 2 en het deel IA van de laag 1 niet gedoteerd worden.Zie Figuur 19.
8302541 * * ΡΗΝ 10.741 8
Daarna wordt het oxyde 5 verwijderd in een HF-oplossing, zie
Figuur 20. Door een tweede oxydatiestap bij 750° C in stoom gedurende 60 minuten wordt qp de ongedoteerde tweede siliciumlaag 2 een dunne, ca. 15 nm dikke oxydelaag 6 en op het blootliggende, sterk N-gedoteerde 5 eerste deel 1A van de eerste siliciumlaag 1 een dikkere, ca. 150 nm dikke oxydelaag 7 gevormd, zie Figuur 21.
Het onbedekte deel van de oxydatieverhinderende laag 3 wordt nu door etsen selèktief verwijderd, zie Figuur 22. Dan wordt door een dip- ets in een 1 %, HF-oplossing de dunne oxydelaag 6 verwijderd, waarbij de 10 dikkere oxydelaag 7 slechts oppervlakkig wordt aangetast. Door etsen in bijvoorbeeld een chloorplasma wordt vervolgens (zie Figuur 23) in de laag 1 een groef 8 geëtst die het eerste deel 1 A van het overige, tweede deel 1 B scheidt. De groef 8 strekt zich door de gehele dikte van de laag 1 uit tot in de basiszone 21. Daarbij verdwijnt tevens het overgebleven 15 deel van de tweede siliciumlaag 2.
Nu wordt, al dan niet na het vooraf wegetsen van de oxydelaag 7, een derde thermische oxydatiestap uitgevoerd bij 1000° C gedurende 30 minuten in stoom, waarbij de laag 1 A en de wand en bodem van de groef 8 bedekt worden met een oxydelaag 23, zie Figuur 24. Daarbij ontstaat tevens 20 door diffusie vanuit deel 1 A de N-type emitterzone 22. Vervolgens wordt selèktief de nitridelaag 3 weggeëtst, waarna door implantatie van boor- ionen het deel 1 B van de siliciumlaag 1 sterk P-type geleidend (dotering 19 3 5 x 10 atomen per cm ) wordt gemaakt. Daarbij kan tevens een P-type basiscontactzone 24 gevormd worden, zie Figuur 25.Zo is een transistor 25 van zeer geringe afmetingen verkregen, waarbij de afstand tussen emitter aansluiting 1 A en basisaansluiting 1 B bepaald wordt door de dikte van de oxydelaag 5.
De uitvinding is niet beperkt tot de hierboven beschreven uitvoer ingsvoorbeelden. Zo kunnen vele andere half geleider inrichtingen dan.
30 de hier beschrevene met behulp van de werkwijze volgens de uitvinding worden vervaardigd. Verder kan de oxydatieverhinderende laag uit andere materialen dan siliciumnitride of siliciumoxynitride bestaan. In het bijzonder kan, ter voorkoming van kristalfouten, een siliciumnitridelaag met daaronder een dunne siliciumoxydelaag worden toegepast. Onder meer 35 om onderetsproblemen te voorkomen kan in dat geval in de volgorde van Figuur 1 t/m 9 vanaf Figuur 3 een afwijkende methode worden toegepast.
Dit zal worden geïllustreerd aan de hand van de figuren 26 t/m 28.
Figuur 26 kant overeen met Figuur 3, waarbij echter tussen de silicium- 83(3 2 5 4 1 • » EHN 10.741 9 nitridelaag 3 (voer de duidelijkheid dikker getekend) en de siliciumlaag 1 een dunne siliciumcKydelaag 30 is aangebracht. Een bombardement met snelle deeltjes, bijvoorbeeld stikstofianen, volgens de pijlen 31 maakt het gebombardeerde nitride (gestippeld in Figuur 26) sneller etsbaar.
5 Het oxyde 5 maskeert tegen dit bombardement. Na wegetsen van het oxyde 5 (Figuur 27) wordt in heet fosforzuur het blootliggende nitride geëtst. Daarbij verdwijnt het sneller etsende, gebombardeerde nitride geheel doch het niet gebombardeerde, door het oxyde 5 gemaskeerde nitride slechts voor een klein deel, zie Figuur 28. Zo is de toestand overeen-10 kanend met Figuur 5 ontstaan, waarna de werkwijze op dezelfde wijze als in Figuur 6 t/m 9 kan worden voortgezet.
15 20 25 30 35 8302541

Claims (12)

1. Werkwijze ter vervaardiging van een half geleider inrichting, waarbij op een eerste siliciumlaag een oxydatieverhinderende laag wordt aangebracht, waarop een tweede siliciumlaag wordt aangebracht, waarna de tweede siliciumlaag voor een deel wordt verwijderd en vervolgens tijdens 5 een eerste oxydatiestap ten dele wordt geoxydeerd, het niet door de geoxydeerde tweede siliciumlaag bedekte, boven een eerste deel van de eerste siliciumlaag gelegen deel van de oxydatieverhinderende laag ^seLectief wordt verwijderd, en net op de tweede siliciumlaag aanwezige oxyde door etsen wordt verwijderd, het eerste deel van de eerste siliciumr 10 laag en het overgebleven deel van de tweede siliciumlaag tijdens een tweede oxydatiestap thermisch worden geoxydeerd, het onbedekte deel van de oxydatieverhinderende laag door etsen wordt verwijderd en vervolgens in het vrijgelegde deel van de eerste siliciumlaag een groef wordt geëtst die het eerste deel van de eerste siliciumlaag van het overige, 15 tweede deel scheidt, met het kenmerk dat althans het genoemde eerste deel van de eerste siliciumlaag sterk N-type geleidend is en een hogere do-teringsconcentratie heeft dan althans het genoemde overgebleven deel van de tweede siliciumlaag, waardoor bij de tweede oxydatiestap op de tweede siliciumlaag slechts een dunne oxydelaag en op de eerste siliciumlaag 20 een dikkere oxydelaag wordt gevormd, dat dan, na verwijdering van het onbedekte deel van de oxydatieverhinderende laag, door maskervrij etsen de oxydelaag van de tweede siliciumlaag geheel, en die van de eerste siliciumlaag slechts ten dele wordt verwijderd, en dat bij het etsen van de groef tevens het boven het tweede deel van de eerste silicium-25 laag gelegen, resterende deel van de tweede siliciumlaag wordt verwijderd.
2. Werkwijze volgens conclusie 1 met het kenmerk dat na verwijdering van het genoemde onbedekte deel van de oxydatieverhinderende laag de bij de tweede oxydatiestap qp de tweede siliciumlaag gevormde oxydelaag i^^rste plasma wordt verwijderd waarna, in een doorlopend etsproces, 30 het etsen van de groef in de eerste siliciumlaag wordt voortgezet in een tweede plasma.
3. Werkwijze volgens conclusie 2 met het kenmerk dat het eerste plasma een tetrachloorkoolstof (CC14) -plasma is en dat het tweede plasma een chloorplasma is.
4. Werkwijze volgens een der voorgaande conclusies met het kenmerk dat de tweede oxydatiestap wordt uitgevoerd in stoom bij een temperatuur tassen 700° en 300° C.
5. Werkwijze volgens een der voorgaande conclusies met het kenmerk 8302541 . A ΕΗΝ 10.741 11 * Μ dat de oxydatieverhinderende laag wordt aangebracht op een praktisch ongedoteerde eerste siliciumlaag, waarna het niet door de geoxideerde tweede siliciumlaag bedekte eerste deel van de eerste siliciumlaag een hoge N-type dotering ontvangt waarbij het oxyde op de tweede silicium-5 laag tegen deze dotering maskeert.
6. Werkwijze volgens een der voorgaande conclusies met het kenmerk dat de eerste siliciumlaag over zijn gehele dikte wordt doorge-etst.
7. Werkwijze volgens een der voorgaande conclusies met het kenmerk 10 dat de groef door thermisch oxyderen met een oxydelaag wordt bedekt.
8. Werkwijze volgens een der voorgaande conclusies met het kenmerk dat de eerste siliciumlaag wordt aangebracht op een met een oxydelaag bedekt halfgeleidend substraat, en door het etsen van de groeven verdeeld wordt in een aantal geïsoleerde stuurelektroden van een veldeffèktin- 15. richting.
9. Werkwijze volgens conclusie 5 met het kenmerk dat de eerste silidumlaag wordt aangebracht cp een via een oxydevenster in een N-type collectorgebied aangebrachte P-type basiszone van een bipolaire transistor, dat de rand van het eerste deel van de eerste siliciumlaag 20 binnen het cxydevenster ligt, dat door diffusie vanuit dit eerste deel van de eerste siliciumlaag een N-type emitterzone in de basiszone wordt gevormd, dat na heb etsen de groef bedekt wordt met een thermische oxydelaag en vervolgens de oxydatieverhinderende laag wordt verwijderd, waarna het daaronder liggende tweede deel van de eerste siliciumlaag 25 een hoge P-type dotering ontvangt.
10. werkwijze volgens een der voorgaande conclusies met het kenmerk dat na de eerste oxydatiestap een door het oxyde op de tweede siliciumlaag gemaskeerd deeltjes-banbardement wordt uitgevoerd waardoor de oxydatieverhinderende laag sneller etsbaar wordt dan het niet ge- 30 implanteerde deel ervan en dat, na verwijdering van het oxyde pp de tweede siliciumlaag, het gebombardeerde deel van de oxydatieverhinderende laag geheel, en het niet gebombardeerde deel slechts oppervlakkig wordt weggeëtst.
11. Werkwijze volgens een der voorgaande conclusies met het kenmerk 35 dat de dotering van het heoggedoteerde N-type deel van de eerste silicium- 20 3 laag tenminste 2 x 10 atomen per cm bedraagt.
12. Halfgeleiderinrichting, vervaardigd door toepassing van de werkwijze volgens een der voorgaande conclusies. 8302541
NL8302541A 1983-07-15 1983-07-15 Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. NL8302541A (nl)

Priority Applications (8)

Application Number Priority Date Filing Date Title
NL8302541A NL8302541A (nl) 1983-07-15 1983-07-15 Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.
CA000458637A CA1216969A (en) 1983-07-15 1984-07-11 Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method
EP84201019A EP0132009B1 (en) 1983-07-15 1984-07-11 Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method
DE8484201019T DE3463317D1 (en) 1983-07-15 1984-07-11 Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method
IE1792/84A IE55653B1 (en) 1983-07-15 1984-07-12 Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method
JP59143407A JPS6038874A (ja) 1983-07-15 1984-07-12 半導体装置の製造方法
US06/840,164 US4659428A (en) 1983-07-15 1986-03-17 Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method
US07/007,152 US4750971A (en) 1983-07-15 1987-01-27 Method of manufacturing a semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8302541 1983-07-15
NL8302541A NL8302541A (nl) 1983-07-15 1983-07-15 Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.

Publications (1)

Publication Number Publication Date
NL8302541A true NL8302541A (nl) 1985-02-01

Family

ID=19842167

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8302541A NL8302541A (nl) 1983-07-15 1983-07-15 Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.

Country Status (7)

Country Link
US (2) US4659428A (nl)
EP (1) EP0132009B1 (nl)
JP (1) JPS6038874A (nl)
CA (1) CA1216969A (nl)
DE (1) DE3463317D1 (nl)
IE (1) IE55653B1 (nl)
NL (1) NL8302541A (nl)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8302541A (nl) * 1983-07-15 1985-02-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.
NL8400224A (nl) * 1984-01-25 1985-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan.
NL8402223A (nl) * 1984-07-13 1986-02-03 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan.
FR2573919B1 (fr) * 1984-11-06 1987-07-17 Thomson Csf Procede de fabrication de grilles pour circuit integre
FR2610140B1 (fr) * 1987-01-26 1990-04-20 Commissariat Energie Atomique Circuit integre cmos et procede de fabrication de ses zones d'isolation electrique
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
US5067002A (en) * 1987-01-30 1991-11-19 Motorola, Inc. Integrated circuit structures having polycrystalline electrode contacts
US5026663A (en) * 1989-07-21 1991-06-25 Motorola, Inc. Method of fabricating a structure having self-aligned diffused junctions
JP2726502B2 (ja) * 1989-08-10 1998-03-11 株式会社東芝 半導体装置の製造方法
US5092957A (en) * 1989-11-24 1992-03-03 The United States Of America As Represented By The United States Department Of Energy Carrier-lifetime-controlled selective etching process for semiconductors using photochemical etching
US5240512A (en) * 1990-06-01 1993-08-31 Texas Instruments Incorporated Method and structure for forming a trench within a semiconductor layer of material
US5120675A (en) * 1990-06-01 1992-06-09 Texas Instruments Incorporated Method for forming a trench within a semiconductor layer of material
JPH04212472A (ja) * 1990-07-13 1992-08-04 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US5026665A (en) * 1990-12-24 1991-06-25 Motorola Inc. Semiconductor device electrode method
US5305519A (en) * 1991-10-24 1994-04-26 Kawasaki Steel Corporation Multilevel interconnect structure and method of manufacturing the same
US5292680A (en) * 1993-05-07 1994-03-08 United Microelectronics Corporation Method of forming a convex charge coupled device
US5968058A (en) * 1996-03-27 1999-10-19 Optonol Ltd. Device for and method of implanting an intraocular implant
US6203513B1 (en) * 1997-11-20 2001-03-20 Optonol Ltd. Flow regulating implant, method of manufacture, and delivery device
US8313454B2 (en) 1997-11-20 2012-11-20 Optonol Ltd. Fluid drainage device, delivery device, and associated methods of use and manufacture
US6558342B1 (en) 1999-06-02 2003-05-06 Optonol Ltd. Flow control device, introducer and method of implanting
US6770904B2 (en) * 2002-01-11 2004-08-03 Xerox Corporation Polythiophenes and electronic devices generated therefrom
JP4347009B2 (ja) * 2003-09-26 2009-10-21 キヤノン株式会社 近接場光の発生方法、近接場露光用マスク、近接場露光方法、近接場露光装置、近接場光ヘッド
US7862531B2 (en) * 2004-06-25 2011-01-04 Optonol Ltd. Flow regulating implants
US8109896B2 (en) * 2008-02-11 2012-02-07 Optonol Ltd. Devices and methods for opening fluid passageways
JP6667410B2 (ja) * 2016-09-29 2020-03-18 東京エレクトロン株式会社 ハードマスクおよびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3767492A (en) * 1971-10-12 1973-10-23 Bell Telephone Labor Inc Semiconductor masking
US4053349A (en) * 1976-02-02 1977-10-11 Intel Corporation Method for forming a narrow gap
EP0051534B1 (en) * 1980-10-29 1986-05-14 FAIRCHILD CAMERA &amp; INSTRUMENT CORPORATION A method of fabricating a self-aligned integrated circuit structure using differential oxide growth
NL8105559A (nl) * 1981-12-10 1983-07-01 Philips Nv Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.
NL8202686A (nl) * 1982-07-05 1984-02-01 Philips Nv Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze.
NL8302541A (nl) * 1983-07-15 1985-02-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.

Also Published As

Publication number Publication date
IE55653B1 (en) 1990-12-05
CA1216969A (en) 1987-01-20
EP0132009A3 (en) 1985-03-13
JPS6038874A (ja) 1985-02-28
IE841792L (en) 1985-01-15
EP0132009B1 (en) 1987-04-22
US4750971A (en) 1988-06-14
US4659428A (en) 1987-04-21
DE3463317D1 (en) 1987-05-27
EP0132009A2 (en) 1985-01-23

Similar Documents

Publication Publication Date Title
NL8302541A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.
EP0202727B1 (en) Semiconductor devices
US4745082A (en) Method of making a self-aligned MESFET using a substitutional gate with side walls
NL8301262A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride.
EP0181344B1 (en) Method of transferring impurities between differently doped semiconductor regions
NL8006996A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting.
JPH0640582B2 (ja) 絶縁ゲ−ト電界効果トランジスタの製造方法
NL8003612A (nl) Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
EP0178000B1 (en) Method of forming submicron grooves in, for example, semiconductor material and devices obtained by means of this method
US4402128A (en) Method of forming closely spaced lines or contacts in semiconductor devices
EP0087251B1 (en) Process for manufacturing a buried gate field effect transistor
KR970011641B1 (ko) 반도체 장치 및 제조방법
NL8502478A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting.
KR100762523B1 (ko) 개량된 반도체 트렌치 모스 디바이스를 제조하는 방법
JP2519474B2 (ja) 溝形キャパシタの製造方法
RU1830156C (ru) Способ изготовлени полупроводниковых приборов
JPH0640549B2 (ja) Ｍｏｓ半導体装置の製造方法
NL8501338A (nl) Ladingsgekoppelde halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
JPH0349235A (ja) Ｍｏｓ型半導体装置の製造方法
KR100253701B1 (ko) 아날로그 반도체 소자의 제조 방법
JP2798927B2 (ja) 半導体受光装置及びその製造方法
JP2553201B2 (ja) 受光素子の製造方法
JPH03148135A (ja) Ｍｉｓ型半導体装置、およびその製造方法
JPS6129151B2 (nl)
JPS6358972A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed