NL8400224A - Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. - Google Patents
Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. Download PDFInfo
- Publication number
- NL8400224A NL8400224A NL8400224A NL8400224A NL8400224A NL 8400224 A NL8400224 A NL 8400224A NL 8400224 A NL8400224 A NL 8400224A NL 8400224 A NL8400224 A NL 8400224A NL 8400224 A NL8400224 A NL 8400224A
- Authority
- NL
- Netherlands
- Prior art keywords
- silicon
- layer
- silicon layer
- oxidation
- electrodes
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 113
- 239000010703 silicon Substances 0.000 claims description 113
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 110
- 238000005530 etching Methods 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 18
- 238000007254 oxidation reaction Methods 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 230000015654 memory Effects 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 3
- 150000003376 silicon Chemical class 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 109
- 230000000873 masking effect Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
« i FHN 10.913 1 N.V. Philips* Gloeilampenfabrieken te Eindhoven.
"Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting met een aantal naast elkaar gelegen smalle coplanaire siliciumelektroden met zeer geringe onderlinge afstand, waarbij op een elektrisch isolerende laag een eerste siliciumlaag, daar-5 op een oxydatieverhinderende laag en daarop een tweede siliciumlaag wordt aangebracht, waarna de tweede siliciumlaag in een patroon bevattende een aantal door strookvormige tussenruimten gescheiden, evenwijdige silicium-streken wordt geëtst, vervolgens dit siliciunpatroon gedeeltelijk wordt geoxydeerd, en dan de onbedekte delen van de oxydatieverhinderende laag 10 door etsen worden verwijderd, waarna het aanwezige oxyde wordt weggeëtst, vervolgens de tweede siliciumlaag en de onbedekte delen van de eerste siliciumlaag thermisch geoxydeerd worden , de onbedekte delen van de oxydatieverhinderende laag door selectief etsen worden verwijderd, en door wegetsen van de daaronder gelegen delen van de eerste siliciumlaag een pa-15 troon met door groeven gescheiden evenwijdige siliciumelektroden wordt gevormd.
De uitvinding heeft voorts betrekking op een halfgeleiderinrichting, vervaardigd door middel van de werkwijze.
Een werkwijze van de hierboven beschreven soort is bekend uit de 20 gepubliceerde Britse octrooiaanvrage GB-A 2111304 van Aanvraagster. Daarin wordt beschreven de vervaardiging, van een ladingsgekoppelde (CCD) halfgeleiderinrichting, waarbij op zelfregistrerende wijze stuurelektroden van silicium worden gevormd waarvan de zeer geringe onderlinge afstand van bijvoorbeeld minder dan 1^um wordt bepaald door de laterale oxydatie 25 van een siliciunpatroan.
Op deze wijze is het mogelijk, overlappende stuurelektroden en daarmee een dubbellaags-elektrodensysteem te vermijden, wat technologisch en elektrisch belangrijke voordelen heeft.
Bij het contacteren van een groot aantal zeer smalle en dicht 30 bij elkaar gelegen elektroden doen zich echter vaak problemen voor. Omdat het moeilijk is, op zeer smalle elektroden contacten aan te brengen kan men de elektroden aan één of beide uiteinden waaiervormig naar buiten laten lopen, maar dit kost ruimte. Verder zullen de siliciumelektroden in 8400224 ί ϊ ΡΗΝ 10.913 2 van elkaar gescheiden groepen moeten worden aangebracht, waartoe onderbrekingen in de genoemde eerste siliciumlaag zullen moeten worden gevormd. Volgens de in GB-A 2111304 beschreven methode gebeurt dit door op die plaatsen waar in de voltooide inrichting geen siliciumlaag aanwezig moet 5 zijn de tweede siliciumlaag reeds in het begin van het proces over zijn gehele dikte cm te zetten in siliciumoxyde. Dit kost echter een extra maske-rings- en oxydatiestap. De genoemde onderbrekingen in de eerste siliciumlaag ontstaan dan automatisch gedurende de processtap waarbij de groeven tussen de strookvormige siliciumelektroden worden gevormd.
10 De uitvinding beoogt onder meer, een werkwijze aan te geven waar mee de genoemde problemen worden vermeden en waarmee zonder extra masker een êênlaagselektrode-conf iguratie van hoge dichtheid kan worden gerealiseerd.
De uitvinding berust onder meer op het inzicht, dat het beoogde 15 doel kan worden bereikt door de genoemde onderbrekingen in de eerste siliciumlaag aan te brengen gedurende een andere processtap dan die, waarbij de groeven tussen de siliciumelektroden worden gevormd.
Volgens de uitvinding is een werkwijze van de in de aanhef beschreven soort daardoor gekenmerkt, dat tenminste twëe van de gevormde, 20 door de oxydatieverhinderende laag bedekte siliciumelektroden door een deel van de eerste siliciumlaag met elkaar zijn verbonden, dat door een maskerings- en etsstap deze verbinding wordt verbroken, dat de onbedekte delen van de eerste siliciumlaag thermisch geoxydeerd worden tot de groeven geheel door oxyde zijn opgevuld, en dat door selectief plaatselijk 25 etsen van de oxydatieverhinderende laag contactvensters op de daaronder liggende siliciumelektroden worden gevormd.
Bij de werkwijze volgens de uitvinding behoeft vóór het in patroon brengen van de tweede siliciumlaag geen plaatselijke oxydatie daarvan plaats te vinden, zodat in het begin van het proces een masker ings- en 30 oxydatiestap wordt vermeden. Verder kan, door het dïchtoxyderen van de groeven aan het eind van het proces, een deel van de contactvensters door selectief wegetsen van de oxydatieverhinderende laag althans in één richting zelf uitrichtend worden aangebracht, zoals hierna nog in detail zal worden beschreven. Hierdoor kunnen onder meer geheugencellen met zeer klei-35 ne afmetingen worden gerealiseerd.
Volgens een voorkeursuitvoering wordt als eerste siliciumlaag een hooggedoteerde laag en als tweede siliciumlaag een aanmerkelijk lager gedoteerde laag toegepast. Men kan dan op geschikte wijze gebruik maken van 8400224
« V
PHN 10.913 3 het verschil in oxydatiesnelheid tussen de sneller oxiderende hooggedo- teerde eerste siliciumlaag en de langzamer oxiderende lager gedoteerde tweede siliciumlaag. De hooggedoteerde eerste laag is daartoe bij voorkeur 20 N-type geleidend en heeft een doteringsconcentratie van ten minste 2x10 3 5 donoratomen per cm .
Volgens een andere voorkeursuitvoering, waarbij geen verschil in oxydatiesnelheid tussen de eerste en tweede siliciumlaag behoeft te bestaan, is de tweede siliciumlaag dunner dan de eerste, en wordt op de tweede siliciumlaag een tweede oxydatieverhinderende laag aangebracht, waardoor 10 het gedeeltelijk oxyderen van het uit de tweede siliciumlaag gevormde patroon alleen aan de rand ervan plaats heeft, waarna de tweede oxydatieverhinderende laag wordt verwijderd. Bij voorkeur wordt vervolgens de tweede siliciumlaag door thermische oxydatie geheel, en de eerste siliciumlaag slechts gedeeltelijk in oxyde angezet, waarna door een dipets het uit de 15 tweede siliciumlaag gevormde oxyde wordt verwijderd, waarbij het qp de eerste siliciumlaag gevormde oxyde voor een deel blijft staan.
De toegepaste oxydatieverhinderende lagen bevatten bij voorkeur siliciumnitride en bestaan bijvoorbeeld uit siliciumoxynitride of silici-umnitride.
20 De uitvinding heeft verder betrekking qp een halfgeleiderinrich- ting, vervaardigd door toepassing van de beschreven werkwijze. In het bijzonder betreft de uitvinding daarbij een veldeffektinrichting met een aantal achter elkaar gelegen stuurelektroden in de vorm van smalle, coplanai-re, uit één siliciumlaag gevormde siliciumstroken die afwisselend behoren 25 tot een met siliciumoxyde bedekte eerste groep en een met een siliciumnitride bevattende isolerende laag bedekte tweede groep, waarbij de stuur-elektroden door het de eerste groep bedekkende siliciumoxyde van elkaar zijn gescheiden, en de stuur elektroden van de tweede groep gevorrtd zijn door losetsen van paarsgewijs met elkaar samenhangende siliciumstroken, 30 waarbij de stuurelektroden via contactvensters met aansluitingen voor stuurspanningen zijn verbonden, en waarbij de contactvensters van de stuurelektroden van de tweede groep in de richting van het ladingstransport begrensd worden door het de stuurelektroden van de eerste groep bedekkende siliciumoxyde.
35 Van bijzonder belang is de uitvinding in het geval waarbij de halfgeleiderinrichting een seTie-parallel-serie (SPS) geheugen is. Door de compacte qpbouw kunnen zeer kleine géheugencellen, bijvoorbeeld van 2 minder dan 20^,um oppervlak of nog kleiner worden gerealiseerd.
S 4 0 0 2 2 4 ΡΗΝ 10.913 4 ί %
De uitvinding zal thans nader worden toegelicht aan de hand van een uitvoeringsvoorbeeld en de tekening, waarin
Figuur 1 in bovenaanzicht een deel van een halfgeleiderinrichting, vervaardigd door toepassing van de werkwijze volgens de uitvinding toont, S Figuur 2 schematisch een dwarsdoorsnede door de inrichting van
Figuur 1 volgens de lijn II-II toont,
Figuur 3 schematisch een dwarsdoorsnede door de inrichting van Figuur 1 volgens de lijn III-III toont,
Figuur 4 schematisch een dwarsdoorsnede door de inrichting van 10 Figuur 1 volgens de lijn IV-IV toont,
Figuur 2A t/m 2F en 3A t/m 3F opeenvolgende stadia van vervaardiging van de inrichting van Figuur 1 tonen, in dwarsdoorsneden volgens de lijnen II-II resp. III-III,
Figuur 5 een bovenaanzicht van een ander deel van de inrichting 15 van Figuur 1 toont,
Figuur 6 schematisch het verloop van de klokspanningen van het parallelregister van de inrichting volgens Figuur 1 toont, en
Figuur 7A t/m F schematisch in dwarsdoorsnede opeenvolgende stadia in de vervaardiging van de inrichting van Figuur 1 tonen volgens een 20 variant van de werkwijze volgens de uitvinding.
De figuren zijn zuiver schematisch, en niet op schaal getékend. Overeenkomstige delen zijn in het algemeen met dezelfde verwijzingscijfers aangeduid.
Figuur 1 toont in bovenaanzicht, en de Figuren 2,3 en 4 tonen in 25 dwarsdoorsnede volgens de lijnen II-II, III-III en IV-IV van Figuur 1, een deel van een halfgeleiderinrichting vervaardigd door middel van de werkwijze volgens de uitvinding. De half geleider inriching is in dit voorbeeld een ladingsgekoppelde inrichting, ook wel CCD-inrichting genoemd (van "charge coupled device") die de vorm heeft van een zogenaamd SPS 30 (serie-parallel-serie) geheugen. Het bestaat uit een (door de pijl S aangeduid) serieregister dat bestuurd wordt door een aantal strookvormige siliciumelektroden 3A,B die gelegen zijn op een dunne isolerende laag 2A en in een daaronder liggend siliciumgebied 1 langs het oppervlak volgens de pijl S ladingsdragers langs de lijn II-II kunnen verplaatsen. De in-35 houd van dit serieregister kan door middel van de parallelregisters P, die door de stuurelektroden 13A,B worden bestuurd, op gebruikelijke wijze worden overgebracht naar een evenwijdig aan S lopend, hier niet getekend tweede serieregister, waaruit de oorspronkelijk in S opgeslagen infOrma- u -4 \j £ C 4 # * FHN 10.913 5 tie kan worden uitgelezen. De schuifregisters S en P zijn gelegen binnen een verzonken oxydepatroon 2 (in Figuur 1 door de lijn 20 begrensd).
Deze half geleider inrichting wordt volgens de uitvinding vervaardigd op de wijze, die In de figuren 2A t/m 2F en 3A t/m 3F respectievelijk 5 voor de dwarsdoorsneden volgens de lijnen II-II en III-III is aangegeven.
Uitgegaan wordt van een halfgeleidend substraat, in dit voorbeeld gevormd door een p-type geleidende siliciumlaag 1 met bijvoorbeeld een dikte van 5^, urn en een doteringsconcentratie van 5x10^ atanen per crn^ die epitaxiaal is aangegroeid op een hooggedoteerd p-type siliciumsubstraat 11.
10 Door locale selectieve oxydatie is in de laag 1 op bekende wijze een verzonken patroon 2 van siliciumaxyde (in Figuur 1 door de lijn 20 begrensd) met een dikte van ongeveer 0,5^um aangebracht terwijl buiten dit verzonken patroon 2 de siliciumlaag 1 bedekt is met een oxydelaag 2A ter dikte van bijvoorbeeld 50 nm, zie Fig. 2-4, 2A en 3A.
15 Op de isolerende laag (2,2A) worden achtereenvolgens op bekende wijze een eerste siliciumlaag 3, een oxydatieverhinderende laag 4 (in dit voorbeeld een siliciumnitridelaag) en een tweede siliciumlaag 5 neergeslagen. De laag 4 kan ook uit een ander siliciumnitride bevattend materiaal, bijvoorbeeld siliciumoxynitride, bestaan. De siliciumlagen worden meestal 20 neergeslagen in de vorm van een polykristallijne laag.
De eerste siliciumlaag 3 is in dit voorbeeld een 0,5 urn dikke 20 '3 N-type laag met een doteringsconcentratie van 7x10 atanen per cm . De dotering ervan kan hetzij gelijktijdig met het neerslaan, hetzij daarna door middel van diffusie of ionen implantatie geschieden.
25 De tweede siliciumlaag 5 is in dit voorbeeld ongedoteerd, dat wil zeggen niet opzettelijk gedoteerd, en heeft een dikte van 0,7^um. De laag 5 is een hulplaag die aan het einde van het proces wordt verwijderd.
De tweede siliciumlaag 5 wordt door maskeren en etsen langs gebruikelijke weg in een patroon gebracht, dat een aantal door strookvormi-30 ge tussenruimten gescheiden, evenwijdige siliciumstroken bevat, zie Figuur 2A en 3A. De lengterichting van deze stroken staat loodrecht op het vlak van tekening.
Vervolgens wordt dit siliciumpatroon gedeeltelijk geoxydeerd, waarbij (zie Figuur 2B en 3B) een oxydelaag 6 ontstaat. Dit oxyderen kan 35 bijvoorbeeld worden gedaan in vochtige zuurstof bij een temperatuur van 1000°C gedurende 3 uur. De oxydelaag 6 is dan ongeveer 0,5^um dik.
Dan worden de onbedekte delen van de siliciumnitridelaag 4 door etsen verwijderd. Dit kan bijvoorbeeld gebeuren in heet geconcentreerd 840Ö224 i % PHN 10.913 6 fosforzuur, of door plasma-etsen, zie Figuur 2C en 3C.
Vervolgens wordt het aanwezige oxyde 6 weggeëtst. Daarna worden de tweede siliciumlaag 5 en de thans onbedekte delen van de eerste sili-ciumlaag 3 thermisch geoxydeerd. Hierbij ontstaat op de hooggedoteerde 5 siliciumlaag 3 een dikke oxydelaag 8, en op de nagenoeg ongedoteerde siliciumlaag 5 een aanzienlijk dunnere oxydelaag 7, zie Figuur 2D en 3D.
Vervolgens wordt door een dip-ets deze dunne oxydelaag 7 verwijderd. Door selectief etsen in bijvoorbeeld heet fosforzuur worden nu de onbedekte delen van de silicium-nitridelaag 4 verwijderd. Daarna wordt 10 door wegetsen van de daaronder gelegen delen van de eerste siliciumlaag 3 een patroon met door groeven 14 gescheiden, evenwijdige siliciumelektro-den 3A,B; 13A,B gevormd. Hierbij worden tevens de overgebleven delen-van de tweede siliciumlaag 5 verwijderd. Zo ontstaat de struktuur van Figuur 2E en 3E, waarbij de elektroden 3A, 13A met oxyde en de elektroden 3B, 13B 15 met nitride bedekt zijn.
Volgens de uitvinding zijn na deze operatie ten minste twee met siliciumnitride bedekte siliciumelektroden 3B1, 3B2, respectievelijk 13B1, 13B2 nog door een deel 3C, 13C van de eerste siliciumlaag 3 met elkaar verbonden, zie Figuur 1.
20 Om deze verbindingen 3C, 13C te verbreken wordt nu een fotolak- masker 9 aangebracht, zie Figuur 2E en 3E. Door wegetsen van het door dit masker vrijgelaten deel van de oxydelaag 8 en de onderliggende siliciumlaag 3 worden de verbindingen 3C, 13C verbroken. Daarna worden in aanwezigheid van het fotolakmasker 9 op de ongemaskeerde, niet door het ver-25 zonken oxydepatroon 2 ingenamen plaatsen de gewenste N-typè aan- en afvoer zones 17 geïmplanteerd, zie Figuur 1, 2E en 2F. Vervolgens wordt het masker 7 verwijderd, en worden de onbedekte delen van de siliciumlaag 3 thermisch, geoxydeerd tot de groeven 14 geheel door oxyde 10 zijn opgevuld (Figuur 2F, 3F). De overblijvende delen van de met nitride bedekte sili-30 ciumelektroden zijn in de bovenaanzichten van Figuur 1 en 5 gearceerd aangegeven.
Het masker 9 definieert zowel de elektrodenuiteinden als de aan-en afvoerzones. In plaats van er na, kan het dichtoxyderen van de groeven ook vóór het aanbrengen van het masker 9 geschieden.
35 Door selectief plaatselijk etsen van de oxydatieverhinderende siliciumnitridelaag 4 worden nu contactvensters 15 op de daaronder liggende siliciumelektroden 3B, 13B gevormd, zie Figuur 1 en 4. In de bovenaanzichten zijn de contactvensters met diagonalen aangegeven. Aangezien de 8400224 « t PHN 10.913 7 contactvensters 15 in de richting van de pijl S (Figuur 1) door het oxyde 10 warden begrensd kunnen zij althans in die richting zelfuitrichtend warden aangebracht.
(¾) een deel van de met oxyde 10 bedekte siliciumelektroden 3A 5 worden ook contactvensters (16) gevormd. Daarvoor is echter in het verbrede uiteinde van de elektroden 3A voldoende ruimte beschikbaar, zodat het aanbrengen van deze contactvensters zonder zelfuitrichting kan geschieden.
Via de contactvensters worden vervolgens de siliciumelektroden 10 3A en 3B verbonden met geleidersporen 18 die aangesloten kunnen worden qp de gewenste stuurspanningen. Deze geleidersporen (zie Figuur 3 en 4) zi jn ter vereenvoudiging in de bovenaanzichten volgens Figuur 1 en 5 weggelaten.
Elektroden die op dezelfde stuur- of klokspanning moeten worden aangesloten warden bij voorkeur onderling verbonden. Voor één groep van 15 zulke elektroden kan daarvoor de siliciumlaag 3 zelf worden gebruikt. In dit voorbeeld is dit het geval voor de elektroden 3A1, 3A2 enzovoort die (zie Figuur 1) onderling verbonden zijn door het deel 3D van de siliciumlaag 3, welk deel in het contactvenster 19 van een aansluitgeleider is voorzien.
20 Om de ladingen uit het serieregister S in de parallelregisters P te kunnen overbrengen is tussen S en P een trans fer-elektrode 12 aangetracht. Deze elektrode, die bijvoorbeeld van aluminium kan zijn, is de enige elektrode die niet gevormd is uit de eerste siliciumlaag 3.
Het serieregister S is met de elektrodenconfiguratie van dit 25 voorbeeld geschikt cm te worden gestuurd met vier klokspanningen S^,
Sg en S4 die op de elektroden zijn aangesloten zoals schematisch in Figuur 1 is aangegeven.
De parallelregisters P hebben een eléktrodenconfiguratie zoals in Figuur 5 voor een deel in bovenaanzicht is aangegeven. Een hoge la-30 dingsdichtheid kan warden bereikt wanneer de aansturing zoals in dit voorbeeld geschiedt in 8 fasen met klokspanningen t/m Pg, aangesloten zoals getekend in Figuur 5, met vier "storage” elektroden (P^, pg/ pg/
Py) en vier "transfer" elektroden (P2, P^, Pg, Pg). De helft van de elektroden is aan de linker- en de helft aan de rechterzijde van de pa-35 rallelregisters P aangesloten. De gearceerde, met siliciumnitride bedekte siliciumelektroden zijn van elkaar gescheiden door onderbrekingen bij de grenzen 30, 31 en 32, welke onderbrekingen gevormd zijn tijdens de processtap weergegeven in de dwarsdoorsneden volgens Figuur 2F en 3F.
84 0 0 2 2 4
f W
PHN 10.913 8
De door de parallelregisters P aangevoerde informatie wordt door een aan het andere uiteinde van deze registers aangebracht serieregister uitgelezen. Dit serieregister kan dezelfde ophouw hebben als het serieregister S en is hier verder niet getekend.
5 Door in de beschreven struktuur gebruik te maken van silicium- stroken met een breedte van bijvoorbeeld 1,5^um kunnen geheugencellen met een oppervlak van 9^um worden verkregen (zie de gestippelde rechthoek 33 in Figuur 5). De voor het bedrijven van de parallelregisters P gebruikte klokspanningen zijn schematisch in Figuur 6 aangegeven als functie van de 10 tijd t.
De hierboven beschreven inrichting kan ook vervaardigd worden zonder gebruik te maken van siliciumlagen met sterk verschillende dote-ringsconcentratie. Daarvoor is echter een tweede oxydatieverhinderende laag nodig. Inde figuren 7A t/m 7E zijn opeenvolgende stappen van een der-15 gelijke vervaardiging getoond, waarbij de dwarsdoorsneden genomen zijn langs hetzelfde vlak II-II als die van de figuren 2 en 2A t/m 2F.
Op de oxydelaag 2A en het (niet in de doorsnede van Figuur 7 gelegen ) verzonken oxydepatroon 2 worden nu een eerste siliciumlaag 3, een eerste oxydatieverhinderende laag 4, een tweede siliciumlaag 5 en een 20 tweede oxydatieverhinderende laag 40 aangebracht. De lagen 4 en 5 kunnen weer beide uit siliciumnitride bestaan en de doteringsconcentratie van de lagen 3 en 5 behoeft niet verschillend te zijn. Wel is het nodig dat de laag 5 dunner is dan de laag 3.
Met behulp van een eerste maskerings- en etsstap worden de lagen 25 5 en 40 in patroon geëtst (zie Figuur 7A); deze situatie kcrnt overeen met die van Figuur 2A. Daarna wordt (zie Figuur 7B) het verkregen silicium-patroon door thermische' oxydatie aan de rand omgezet in oxyde 6. Vervolgens worden zonder masker de nitridelaag 40 en de blootliggende delen van de nitridelaag 4 weggeetst (Figuur 7C).
30 Na het wegetsen van de oxyderanden 6 wordt nu door thermische oxydatie het silicium van de laag 5 geheel in oxyde 41 omgezet, waarbij op de blootliggende delen van de laag 3 oxydelagen 8 ontstaan, zie Figuur 7D. De siliciumlaag 5 moet zo dun zijn, dat de hieruit gevormde oxydelaag 41 aanzienlijk dunner is dan de oxydelaag 8. Door selectief etsen worden 35 nu de onbedekte delen van de siliciumnitridelaag 4 verwijderd, waarna door een dip-ets de oxydelagen 41 worden weggeetst. Daarbij blijft een deel van de oxydelagen 8 staan, zie Figuur 7E. Daarna worden in de siliciumlaag 3 groeven tot op de oxydelaag 2Ά geëtst (Figuur 7F). Aangezien thans de- Q h ί\ A Λΐ /, 33 “* v j c t. 4 PHN 10.913 9 zelfde situatie is ontstaan als in Figuur 2E kan vervolgens de werkwijze qp dezelfde manier als bij het vorige voorbeeld (Figuur 2E en 2F) is beschreven worden voltooid.
Het zal duidelijk zijn dat de uitvinding niet beperkt is op de 5 hier gegeven uitvoeringsvoorbeelden maar dat binnen het kader van de uitvinding vele variaties mogelijk zijn. In het bijzonder kan de uitvinding ook bij de vervaardiging van andere halfgeleiderinrichtingen dan CCD-inrichtingen worden toegepast. Ook kan de laag 2A uit een ander isolerend materiaal dan siliciumoxyde bestaan/ terwijl de oxydatieverhinderende la-10 gen een andere samenstelling dan de hier genoemde mogen hebben. Verder kunnen uiteraard de voor het besturen van CCD-inrichtingen of SPS-geheugens volgens de uitvinding benodigde klok- respectievelijk stuurspanningen naar behoefte door de vakman gevarieerd worden.
15 20 25 30 §400224 35
Claims (10)
1. Werkwijze voor het vervaardigen van een half geleider inrichting net een aantal naast elkaar gelegen smalle coplanaire siliciumelektroden met zeer geringe onderlinge afstand, waarbij op een elektrisch isolerende laag een eerste siliciumlaag, daarop een oxydatieverhinderende laag en 5 daarop een tweede siliciumlaag wordt aangebracht, waarna de tweede siliciumlaag in een patroon bevattende een aantal door strookvormige tussenruimten gescheiden, evenwijdige siliciumstroken wordt geëtst, vervolgens dit siliciumpatroon gedeeltelijk wordt geoxydeerd, en dan de onbedekte delen van de oxydatieverhinderende laag door etsen worden verwijderd, 10 waarna het aanwezige oxyde wordt weggeëtst, vervolgens de tweede siliciumlaag en de onbedekte delen van de eerste siliciumlaag thermisch geoxydeerd worden, de onbedekte delen van de oxydatieverhinderende laag door selectief etsen worden verwijderd, en door wegetsen van de daaronder gelegen delen van de eerste siliciumlaag een patroon met door groeven gescheiden 15 evenwijdige siliciumelektroden wordt gevormd, met het kenmerk dat tenminste twee van de gevormde, door de oxydatieverhinderende laag bedekte siliciumelektroden door een deel van de eerste siliciumlaag met elkaar zijn verbonden, dat door een raaskerings- en etsstap deze verbinding wordt verbroken, dat de onbedekte delen van de eerste siliciumlaag thermisch ge-20 oxydeerd worden tot de groeven geheel door oxyde zijn opgevuld, en dat door selectief plaatselijk etsen van de oxydatieverhinderende laag con-tactvensters op de daaronder liggende siliciumelektroden worden gevormd.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat als eerste siliciumlaag een hooggedoteerde laag, en als tweede siliciumlaag een 25 aanmerkelijk lager gedoteerde laag wordt toegepast.
3. Werkwijze volgens conclusie 2, met het kenmerk dat de eerste siliciumlaag N-type geleidend is en een doteringsconcentratie van ten mins- 20 3 te 2x10 atomen per cm heeft.
4. Werkwijze volgens een der voorgaande conclusies, met het kenmerk 30 dat de tweede siliciumlaag dunner is dan de eerste siliciumlaag, dat op de tweede siliciumlaag een tweede oxydatieverhinderende laag wordt aangebracht waardoor het gedeeltelijk oxyderen van het uit de tweede siliciumlaag gevormde patroon alleen aan de rand ervan plaats heeft, na welke gedeeltelijke oxydatie de tweede oxydatieverhinderende laag wordt verwij-35 derd.
5. Werkwijze volgens conclusie 4, met het kenmerk dat na het wegetsen van het bij de gedeeltelijke oxydatie gevormde oxyde en het verwijderen van de tweede oxydatieverhinderende laag door thermische oxydatie B4 dn? 9 £ 'V ‘l V/ 'Tï fXyy PHN 10.913 11 de tweede siliciumlaag geheel en de eerste siliciumlaag slechts gedeeltelijk in oxyde wordt omgezet, waarna door een dip-ets het uit de tweede si-liciuralaag gevormde oxyde wordt verwijderd, waarbij het op de eerste siliciumlaag gevormde oxyde voor een deel blijft staan.
6. Werkwijze volgens een der voorgaande conclusies, net het kenmerk dat de toegepaste oxydatieverhinderende lagen siliciumnitride bevatten.
7. Half geleider inrichting, vervaardigd door toepassing van de werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat de inrichting een veldeffektinrichting is met een aantal achter elkaar gelegen 10 stuurelektroden in de vorm van smalle, coplanaire, uit één siliciumlaag gevormde siliciumstroken die afwisselend behoren tot een met siliciumoxy-de bedekte eerste groep en een met een siliciumnitride bevattende isolerende laag bedekte tweede groep, waarbij de stuurelektroden door het de eerste groep bedekkende siliciumoxyde van elkaar zijn gescheiden, en de 15 stuurelektroden van de tweede groep gevormd zijn door losetsen van paarsgewijs met elkaar samenhangende siliciumstroken, waarbij de stuurelektroden via contactvensters met aansluitingen voor stuurspanningen zijn verbonden, en waarbij de contactvensters van de stuurelektroden van de tweede groep in de richting van het ladingstransport begrensd worden door het 20 de stuurelektroden van de eerste groep bedekkende siliciumoxyde.
8. Halfgeleiderinrichting volgens conclusie 7, met het kenmerk dat de veldeffektinrichting een ladingsgekoppelde (CCD) inrichting is.
9. Halfgeleiderinrichting volgens conclusie 8, znet het kenmerk dat de inrichting een serie-parallel-serie (SPS) geheugen is.
10. Halfgeleiderinrichting volgens conclusie 8, met het kenmerk dat de cp één der klokspanningen aan te sluiten elektroden onderling door een deel van de genoemde siliciumlaag zijn verbonden. 30 35 C ƒ« η n o O A V -ï y w c- si
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8400224A NL8400224A (nl) | 1984-01-25 | 1984-01-25 | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. |
| US06/657,631 US4574468A (en) | 1984-01-25 | 1984-10-04 | Method of manufacturing a semiconductor device having narrow coplanar silicon electrodes |
| EP85200053A EP0158371B1 (en) | 1984-01-25 | 1985-01-21 | Method of manufacturing a semiconductor device and device manufactured by the use of the method |
| DE8585200053T DE3577778D1 (de) | 1984-01-25 | 1985-01-21 | Verfahren zur herstellung einer halbleiteranordnung und nach diesem verfahren hergestellte anordnung. |
| CA000472780A CA1225464A (en) | 1984-01-25 | 1985-01-24 | Semiconductor device having narrow coplanar silicon electrodes |
| JP60011105A JPS60164360A (ja) | 1984-01-25 | 1985-01-25 | 半導体装置およびその製造方法 |
| US06/802,499 US4636826A (en) | 1984-01-25 | 1985-11-27 | Charge coupled devices having narrow coplanar silicon electrodes |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8400224A NL8400224A (nl) | 1984-01-25 | 1984-01-25 | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. |
| NL8400224 | 1984-01-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8400224A true NL8400224A (nl) | 1985-08-16 |
Family
ID=19843379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8400224A NL8400224A (nl) | 1984-01-25 | 1984-01-25 | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US4574468A (nl) |
| EP (1) | EP0158371B1 (nl) |
| JP (1) | JPS60164360A (nl) |
| CA (1) | CA1225464A (nl) |
| DE (1) | DE3577778D1 (nl) |
| NL (1) | NL8400224A (nl) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8402223A (nl) * | 1984-07-13 | 1986-02-03 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. |
| FR2573919B1 (fr) * | 1984-11-06 | 1987-07-17 | Thomson Csf | Procede de fabrication de grilles pour circuit integre |
| NL8501338A (nl) * | 1985-05-10 | 1986-12-01 | Philips Nv | Ladingsgekoppelde halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| NL8501339A (nl) * | 1985-05-10 | 1986-12-01 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| US4677737A (en) * | 1986-05-23 | 1987-07-07 | Tektronix, Inc. | Self aligned zero overlap charge coupled device |
| US4891826A (en) * | 1988-11-14 | 1990-01-02 | Tektronix, Inc. | Method of operating a charge-coupled device to reduce spillback |
| US5017515A (en) * | 1989-10-02 | 1991-05-21 | Texas Instruments Incorporated | Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers |
| JPH03245504A (ja) * | 1990-02-23 | 1991-11-01 | Sumitomo Heavy Ind Ltd | 臨界磁場測定装置用磁石 |
| JPH04212472A (ja) * | 1990-07-13 | 1992-08-04 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US5292682A (en) * | 1993-07-06 | 1994-03-08 | Eastman Kodak Company | Method of making two-phase charge coupled device |
| DE19622276C2 (de) * | 1996-06-03 | 1998-07-09 | Siemens Ag | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
| US6573541B1 (en) | 2000-09-29 | 2003-06-03 | International Business Machines Corporation | Charge coupled device with channel well |
| KR100787239B1 (ko) * | 2007-01-30 | 2007-12-21 | 한국기계연구원 | 탄소나노튜브 투명 전도체 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055885A (en) * | 1973-02-28 | 1977-11-01 | Hitachi, Ltd. | Charge transfer semiconductor device with electrodes separated by oxide region therebetween and method for fabricating the same |
| US4063992A (en) * | 1975-05-27 | 1977-12-20 | Fairchild Camera And Instrument Corporation | Edge etch method for producing narrow openings to the surface of materials |
| US4239559A (en) * | 1978-04-21 | 1980-12-16 | Hitachi, Ltd. | Method for fabricating a semiconductor device by controlled diffusion between adjacent layers |
| DE2939456A1 (de) * | 1979-09-28 | 1981-04-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung von integrierten halbleiterschaltungen, insbesondere ccd-schaltungen, mit selbstjustierten, nichtueberlappenden poly-silizium-elektroden |
| US4330931A (en) * | 1981-02-03 | 1982-05-25 | Intel Corporation | Process for forming metal plated regions and lines in MOS circuits |
| NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
| NL8202686A (nl) * | 1982-07-05 | 1984-02-01 | Philips Nv | Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze. |
| NL8302541A (nl) * | 1983-07-15 | 1985-02-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
-
1984
- 1984-01-25 NL NL8400224A patent/NL8400224A/nl not_active Application Discontinuation
- 1984-10-04 US US06/657,631 patent/US4574468A/en not_active Expired - Fee Related
-
1985
- 1985-01-21 EP EP85200053A patent/EP0158371B1/en not_active Expired
- 1985-01-21 DE DE8585200053T patent/DE3577778D1/de not_active Expired - Lifetime
- 1985-01-24 CA CA000472780A patent/CA1225464A/en not_active Expired
- 1985-01-25 JP JP60011105A patent/JPS60164360A/ja active Pending
- 1985-11-27 US US06/802,499 patent/US4636826A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1225464A (en) | 1987-08-11 |
| US4574468A (en) | 1986-03-11 |
| US4636826A (en) | 1987-01-13 |
| EP0158371A1 (en) | 1985-10-16 |
| EP0158371B1 (en) | 1990-05-16 |
| DE3577778D1 (de) | 1990-06-21 |
| JPS60164360A (ja) | 1985-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8400224A (nl) | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. | |
| US5872036A (en) | Method of manufacturing a split-gate flash memory cell | |
| NL8105559A (nl) | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. | |
| NL8105920A (nl) | Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. | |
| NL8003612A (nl) | Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. | |
| NL7905759A (nl) | Werkwijze voor het vervaardigen van een niet-vluchtig halfgeleidergeheugen. | |
| US4878102A (en) | Charge-coupled device | |
| US4754311A (en) | Semiconductor device with contacts to parallel electrode strips | |
| EP0137554B1 (en) | Method of manufacturing a semiconductor device and semiconductor device manufactured by the use of such a method | |
| US4937202A (en) | Method of manufacturing field effect transistors having self-registering source and drain regions to minimize capacitances | |
| US4179793A (en) | Method of making a charge transfer device | |
| GB1563341A (en) | Charge coupled devices | |
| NL8301629A (nl) | Halfgeleiderinrichting. | |
| NL8402223A (nl) | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. | |
| NL8104862A (nl) | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. | |
| NL8501338A (nl) | Ladingsgekoppelde halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. | |
| NL8200756A (nl) | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. | |
| US4133099A (en) | Method of manufacturing a charge transfer device | |
| NL8006482A (nl) | Halfgeleiderinrichting. | |
| JP3738816B2 (ja) | 半導体装置およびその製造方法 | |
| JPH01503103A (ja) | 単相ｃｃｄの製造方法 | |
| US4381516A (en) | Charge-coupled device having a channel and an electrode for changing a transfer direction of charge signals | |
| NL8000999A (nl) | Ladingsgekoppelde beeldopneeminrichting en werkwijze ter vervaardiging daarvan. | |
| EP0625800B1 (en) | Charge coupled imaging device | |
| KR100281037B1 (ko) | 이이피롬셀 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BT | A notification was added to the application dossier and made available to the public | ||
| BV | The patent application has lapsed |