KR980012701A - 유전체 선로 - Google Patents

Abstract

증폭회로(amplifying circuit)는 유전체 선로(dielectric line waveguide)와 반도체 소자를 조합하여 구성된다. 본 발명은 이런 증폭 회로를 구성하는 유전체 선로에 관한 것으로, 본 발명에 따른 유전체 선로에서는, 두 개의 도전체판은 거의 평행하게 배치되고 ; 두 도전체판 사이에는 두 개의 유전체 스트립(dielectric strip)이 배 치되며 ; 이 유전체 스트립 사이에 유전체판(diel77tric plate)이 삽입된다. 유전체판 위에는 접지 도체가 형성된다. 접지 도체들은 유전체 선로에서 전파되는 RF 신호를 차단하는데 필요한 만큼의 넓이를 갖는다. 유전체 스트립의 내부에 상응하는 위치에서 접지 도체들 사이에 슬롯 선로(slot line)가 형성된다. 슬롯 선로의 단부들의 양측에는 선로변환 도체 패턴(line-switching conductor pattern)이 제공된다. 슬롯 선로에는, 슬롯 선로를 브리지하도록(bridge) 전계효과 트랜지스터(field-effect transistor)가 장착된다 따라서, 입출력 회로에서 발생하는 RF 신호의 손실과 변형(distortion)은 억제되고, 기생 결합(parasltic coupling)의 문제도 해소된다. 또한, 외부회로를 부가하지 않음으로써 유전체 선로를 소형화할 수 있으며, 따라서 제조비용을 절감할 수 있다.

Description

유전체 선로

본 발명은 유전테 선로에 관한 것으로, 더욱 상세하게는, 예를 들어 밀리파(millimetric wave) 또는 마이크로파(micr.owave) 대역에서의 회로 모듈(circuit module)에 사용되는 증폭 회로(amplifying circuit)나 변조 회로(modulation circuit)를 구성하는 유전체 선로에 관한 것이다.

종래 밀리파 대역에서의 통신 모듈로서는 유전테 선로(dielectric line waveguide)가 사용되었다. 특히, 비방사성 유전체 선로(nonradiative dielectric line waveguide, NRD 도파)는 방사 손실(radiation loss)이 없고, 판 간격이 반파장 이하로 설정된 두 개의 평행한 평판 사이에 유전체 스트립을 삽입시킨 구조를 하고 있어 소형화될 수 있다. 따라서, NRD 도파관을 밀리파 집적회로에 적용시키고자 하는 연구가 진행되고 있다. 예를 들어 상기한 유형의 유전체 선로를 사용하여 증폭 회로를 구성한 예가 「NRD 도파관 집적회로에 사용된 HEMT 증폭기」 (HBMT Amplifier Used in NRD Guide Integrated Circuit, Wilkinson, A. A. andTsutomu Yoneyama, The 1990 IEICE Spring Conference. SC-2-2, (1990), pp 2∼627)에 기재되어 있다.

이와 같이, 유전체 선로와 반도체 소자를 조합하여 중폭회로를 구성하는 경우, 반도체 소자는 통상적으로 유전체 선로의 외부에 배치된다. 따라서, 유전체 선로를 전파하는 신호는 먼저 도파관으로부터 출력되어 반도체 소자에서 신호처리된 후, 다시 유전체 선로로 복귀한다.

일반적으로, 주파수 신호(RF 신호)를 반도체 소자에 대하여 입출력하는 경우에, 입출력 효율을 향상시키기 위해서는, 전송 선로와 반도체 소자 사이에 제공된 입출력 회로에서 임퍼던스 정합(impedance matching)이 이루어져야 한다. 그러나, 반도체 소자를 유전체 선로의 외부에 배치한 전술한 증폭 회로는 다음의 문제점을 갖고 있다. 정합 회로(matching circuit)에서와 같이, 임괴던스 정합이 입출력 회로에서 이루어지는 동안,RF 신호에서 손실과 변형이 발생할 수도 있고, 반도체 소자와 같은 외부 회로와 유전체 선로 사이에 기생 결합이 쉽게 발생하여 RF 특성을 저하시킨다. 또한, 회로의 구성도 복잡하기 때문에 제작공정도 극히 복잡하게 만든다.

따라서, 본 발명의 목적은 입출력 회로에서의 RF 신호의 손실과 변형이나 외부 회로와 유전체 선로 사이에 발생하는 기생 결합과 같은 상술한 문제점들이 해소되고, 외부 회로를 부가하지 않음으로써 소형화시킬 수 있고, 따라서 제조비용을 절감할 수 있는 유전체 선로를 제공하는 것이다.

도 1은 도 la와 도 Ib로 구성되며, 본 발명의 첫 번째 구현예에 따른 발진 회로(oscillator circuit)를 구비한 유전체 선로의 구성을 보여주는 도면이다,

도 2는 도 2a와 도 2b로 구성되며, 전계효과 트랜지스터(FET)와 FET가 장착된 유전체판의 구성을 보여주는 도면이다

도 3은 도 3a와 도 3b로 구성되며, 도 1에 나타낸 선로 변환 도체 패턴의 변형예를 보여주는 도면이다.

도 4는 도 4a와 도 4b로 구성되며, 본 발명의 두 번째 구현예 에 따른 전압-제어 발진기(voltage-controlled oscillator)의 주파수 가변부(frequency-variable portion)를 구비한 유전체 선로의 구성을 보여주는 도면이다.

도 5는 도 5a와 도 5b로 구성되며, 본 발명의 세 번째 구현예에 따른 믹서 회로(mixer circuit)를 구비한 유전체 선로의 구성을 보여주는 도면이다.

도 6은 도 6a와 도 6b로 구성되며, 도 5에 나타낸 믹서 다이오드(mixer diode)의 구성을 보여주는 도면이다.

도 7은 유전체판 위에 헝성된 패턴과 믹서 다이오드와의 접속관계를 보여주는 도면이다,

도 8은 도 8a, 도 8b 및 도 8c로 구성되며, 선로변환 도체 패턴의 다른 변형예를 보여주는 도면이다.

＊도면의 주요 부분에 대한 부호의 설명

1, 2 ‥‥ 도전체판 3a, 3b ‥‥ 유전체 스트립

4 ‥‥ 유전체판 5a, 5b .. 접지 도체

6 ‥‥ 슬룻 선로

7, 7a, 7b, 8. 8a, 8b ‥‥ 선로변환 도체 패턴

9a, 9b .. 슬롯 선로 11 ‥‥ FET

12 ‥‥ 게이트 단자 13 ‥‥ 드레인 단자

14, 15 ‥‥ 단락 스터브(ghort stub ) 15 ‥‥ 게이트 접속 도체

17 .. 드레인 접속 도체 18 ‥‥ 게이트 단자용 선로

19 ‥‥ 드레인 단자용 선로 21. 22 ‥‥ 소스(source) 단자

23 ‥‥ 게이트 단자 24 ‥‥ 드레인 단자

25, 26 ‥‥ 활성층 31 ‥‥ 가변용량 다이오드

72 ‥‥ 종단 소자 33 .. DC-차단 회로

74 ‥‥ 믹서 다이오드 35 ‥‥ IF 단자

36 .. If 단자용 선로 37 .. RF 초크

38 .. 애노드(anode) 단자 39 ‥‥ 캐소드(cathode) 단자

40 ‥‥ 용량결합 단자 41', 42 ‥‥ 커패시터 전극

41 ‥‥ 애노드 전극 43 ‥‥ 캐소드 전극

44 ‥‥ 쇼트키 장벽(Schottky-barrier) 접합층

상기한 목적을 달성하기 위하여, 본 발명에 의하면, 대략 평행하게 배치된 두 개의 도전체판 ; 상기한 두 개의 도전체판들 사이에 배치된 유전체 스트립 : 상기한 두 개의 도전체판들 사이에 배치된 유전체판 : 상기한 유전체生에 배치되며, 유전체 선로에서 전파되는 주파수 신호가 차단될 수 있는 넓이를 갖고, 상기한 유전체 스트립의 내부에 상응하는 위치에서 슬롯 선로를 구비한 접지 도체 ; 상기한 슬롯 선로의 단부에 상응하는 위치에서 상기한 접지 도체에 제공되며, 상기한 슬룻 선로와 상기한 유전체 스트립에서 발생하는 전자계에 결합하는 선로변환 도체 패턴(line-switching conductor pattern) ; 및 상기한 슬릇 선로를 브리지하 도록 상기한 슬롯 선로에 배치된 반도체 소자를 포함하는 것을 특징으로 하는 유전체 선로가 제공된다.

이런 구성에 의해, 유전테 스트립에서 전파되는 LSM(longitudinal section magnetic)-모드의 RF 신호는 선로 변환 도체 패턴에 결합되어, TE-모드 신호로 변환된다. 다시 TE-모드 신호는 슬롯 선로에서 전파되어 반도체 소자에 입력된다. 반대로, 반도체 소자로부터 출력된 TE-모드 신호는 슬롯 선로에서 전파되어 슬롯 선로의 단부에 제공된 선로변환 도체 패턴에 의해 17M-모드의 RF 신호로 변환된다. 다시 LSM-모드의 RF 신호는 유전체 스트립에서 계속 전파된다. 따라서, 반도체 소자로 구성되는 회로는 유전체 스트립의 내부에 상응하는 위치에서 유전체生 위에 형성된다. 이 때문에, 외부 회로가 설치되는 경우 발생하는, 유전체 선로와 외부 회로와의 사이의 기생 결합은 발생하지 않는다. 또한, 유전체 스트립과 반도체 소자 사이의 접속부에서 발생하는 전송손실을 최소한으로 억제할 수 있다. 게다가, 유전체판 상의 접지 도체와 선로변환 도체 패턴은 통상의 인쇄배선기판의 제조방법과 유사한 기술로 제조할 수 있다 따라서 제조비용을 절감할 수 있다.

상기한 유전체 선로에서, 선로변환 도체 패턴은 슬롯 선로의 단부의 양측에서의 위치에 각각 배치될 수 있으며 반도체 소자는 슬롯 선로의 대략 중앙에 배치될 수 있다. 따라서, 유전체 선로에서 전파되는 주파수 신호(RF 신호)는 유전체판 위에 배치된 접지 도체의 작용에 의해 저지된다. 따라서 연속하는 유전체 스트립에 두 개의 유전체 선로가 구성되고, 반도체 소자를 경유하여 서로 접속된다. 이렇게하여 예를 들어 FET를 사용 함으로써 증폭 회로를 구비한 유전체 선로를 용이하게 구성할 수 있다.

또한, 상기한 유전체 선로에서는, 선로변환 도체 패턴과 반도체 소자와의 사이에 임피던스 정합(impedancematching)을 제공하기 위한 λ/4 단락 스터브(short stub)가 슬롯 선로의 중간에 배치될 수도 있다. 이것에 의해 선로변환 도체 패턴과 반도체 소자와의 사이에 임피던스 정합이 이루어지고, 이것에 의해 슬롯 선로와 반도체 소자와의 접속부에서의 전송손실을 억제한다.

부가적으로, 상기한 유전체 선로에서는, 선로변환 도체 패턴과 슬롯 선로와의 사이에 임피던스 정합 회로가 설치될 수 있다. 이것에 의해 슬롯 선로와 선로변환 도체 패턴과의 사이와, 슬롯 선로와 유전체 선로와의 사이에 임피던스 정합이 이루어진다. 이것에 의해 불필요한 반사가 억제되고, 선로변환에 수반되는 전송손실을 억제할 수 있다.

이하, 본 발명의 첫 번째 구현예에 따른 증폭 회로를 구비한 유전체 선로의 구성에대하여 도 1 내지 도 7을 참조하여 구체적으로 설명한다.

도 1은 유전체 선로의 주요 구성을 보여주는 도면으로, 도 la는 상부 도전체판과 상부 유전체 스트립을 제거한 상태에서의 유전체 선로를 보여주는 평면도이고, 도 Ib는 도 la에 나타낸 유전체 선로의 단면도이다. 본 구현예에서는, 도 Ib에 나타낸 바와 같이, 두 개의 평행한 평판 도체를 구성하는 두 개의 도전체판 1, 2에 홈이 형성되어 있다. 이들 각각의 홈에 유전체 스트립 3a, 3b가 삽입되어 고정되고. 유전체 스트립 3a와 3b 사이에 유전체판 4가 삽입된다. 이렇게 하여 NRD 도파관(이하에서는 간단하게 " 유전체 선로"라 한다)이 구성된다. 유전체판 4의 상부면에는, 도 la에서 보는 바와 같이, 유전체 선로에서 전파되는 RF 신호를 차단하는데 필요한 폭 W를 갖는 접지 도체 5a, 5b가 형성된다. 예를 들어, 607H2-대역의 유전체 선로에서는, 접지 도체 5a, 5b의 폭이 1mm 이상이어야 한다. 대향하는 접지 도체 5a와 ,5b와의 사이에는,유전체 스트림 3a, 3b의 중앙의 축방향으로 슬롯 선로 6이 삽입된다. 슬롯 선로 6의 폭은 설계되는 유전체 선로의 요구되는 특성 임피던스에 의해 결정된다. 예를 들면, 슬롯 선로 6의 폭이 0.05∼0.5mm인 경우에는, 얻어지는 유전체 선로는 120∼300Ω의 특성 임피던스를 갖게 된다. 슬롯 선로 6의 각 단부의 양측에는, 유전체 스트립 3a, 3b에서 전파되는 신호를 슬롯 선로 6으로 원활하게 유도하는 접속부(connecting portion)로서 작용하며, 유전체 선로의 유전테 스트 립 3a, 3b에서 발생되는 전자계 및 슬롯 선로 6에서 발생되는 전자계에 결합하는 설로변환 도체 패턴 7a. 7b, 8a, 8b가 각각 배치된다 본 구현예에서, 선로변환 도테 패턴 7a∼8b는 다이폴 안테나(dipole antenna)의 형상으로 형성된다. 선로변환 도체 패턴 7a∼8b의 배선 저항(wiring resistance)을 낮춤으로써 선로변환 손실을 감소시키기 위하여, 접지 도체 5a, 5b와 도체 패턴 7a∼8b와의 접합부(Joint portion)는, 도 la에서 R로 표시란 바와 같이, 접지 도체 5a, 5b로부터 도체 패턴 7a-8b 쪽으로 갈수록 점차적으로 좁아지도록 형성된다. 참조번호 11은 전계효과 트랜지스터(field-effect transistor ; FET)를 나타내며, 슬롯 선로 5의 중앙에, 슬롯 선로 6을 브리지하도록 장착된다. FET 11과 도체 패턴 7a, 8b와의 사이에는 슬롯 선로 6에 대하여 수직 방향으로 소정의 길이를 갖는 노치 패턴(notched pattern)이 형성되고, 각각 λ/4 단락 스터브 14, 15를 형성한다. λ/4 단락 스터브 14, 15 각각은 FET 11과 선로변환 도체 패턴 7a. 8b와의 사이에 임피던스 정합을 제공한다. 또한,FET의 단자가 접속된 위치로부터 유전체 스트립 3a, 3b의 외측으로 게이트 단자(gate terminal) 12와 드레인 단자(drain terminal) 13이 각각 인출된다.

도 2는 도 1에 나타낸 FET 11의 구성과 그의 장착면을 보여주는 도면이며, 도 2a는 FET 11의 평면도이고,도 2b는 FET 11이 장착된 유전체판 4의 평면도이다. FET 11은, 도 2a에서 보는 바와 같이, 활성층 25, 26을 구비하고 있으며, 여기에 금속 반도체 전계효과 트랜지스터(MES-FET)가 형성되고, 이 MES-FET로부터 소스 단자(source terminat) 21, 22, 게이트 단자 23 및 드레인 단자 24가 인출된다. 도 2a에 나타낸 +로 해칭한 부분은 비아흘(via-hole)들을 나타내며, 이 비아흘을 통하여 각 단자들이 칩의 이면으로 도출된다. 도 2b에서 참고 번호 16, 17은 각각 게이트 접속 도체와 드레인 접속 도체를 나타내며, 이들은 접지 도체 5a와 5b 사이에 형성된 슬롯 선로 6을 2개로 분지하는데 사용되며, 또한 게이트 단자 23과 드레인 단자 24를 각각 슬롯 선로 7과 결합시키는데 사용된다. 도 la에 나타낸 유전체판 4 상의 게이트 단자 12와 드레인 단자 13에는 각각 게이트 바이어스 전압(gate bias voltage)과 드레인 전압(drain voltage)이 인가되어, FET 11은 상보형 증폭 회로(complementary amplifying oircuit)를 구성한다. 도 2b에 나타낸 화살표는 슬롯 선로 6에서 전파되는 신호의 전자계 분포를 나타내는 것이다. 도 2에서 상방으로부터 하방으로 유전체 선로를 전파하는 LSM(longitudinal section magnetic)-모드의 신호는 도 1에서 나타낸 선로변환 도체 패턴 7a, 7b에서 TE(transverseelectric)-모드의 신호로 변환된다. 다시 TE-모드 신호는 슬롯 선로 6에서 전파되어, FET 11의 게이트 단자 23과 소스 단자 21, 22 사이에 전압 신호로서 인가된다. 그런 다음, TE-모드 소스-드레인 전압 신호는 다시 슬롯 선로 6에서 전파되어 선로변환 도체 패턴 8a, 8b에서 LSM-모드 전압 신호로 변환된다. 변환된 LSM-모드 의 신호는 다시 유전체 선로에서 전파된다.

도 3은 선로변환 도체 채턴 7a, 7b의 다른 구성을 보여주는 도면이다. 도 3a에 나타낸 예에서는, 슬룻 선로 6의 단부의 양측과 선로변환 도체 패턴 7a, 7b와의 사이에는, 길이가 λ/4이고, 폭이 서로 다른 슬롯 선로 9a,9b가 각각 형성되어 있다. 슬롯 선로 9a, 9b는 각각 도체 패턴 7a, 7b와 슬롯 선로 6과의 사이에서의 반사를 없애고, 또한 슬롯 선로 7과 유전체 선로와의 사이 및 슬롯 선로 6과 도체 패턴 7a, 7b와의 사이에 임퍼던스 정합을 제공한다. 또한, 도 3b에 나타낸 예에서는, 슬롯 선로 9a, 9b의 길이는 λ/2 이상이고, 폭은 점진적으로 변화하여 슬롯 선로 6과 유전체 선로와의 사이 및 슬롯 선로 6과 도체 패턴 7a, 7b와의 사이에 임피던스 정합을 제공한다. 이하에서는, 도 4를 참조하여 본 발명의 두 번째 구현예에 따른 전압-제어 발진기(voltage-controlledfscillator : VCO)의 주파수 가변부를 구비한 유전체 선로의 구성을 설명한다.

도 4a는 상부의 도전체판과 상부의 유전체 스트립을 제거한 상태에서의 유전체 선로의 평면도이고, 도 4b는 도 4a에 나타낸 유전체 선로의 단면도이다. 두 번째 구현예에서도, 첫 번째 구현예에서와 마찬가지로, 도 4b에 나타낸 바와 같이, 두 개의 평행한 평판 도체를 구성하는 두 개의 도전체판 1, 2에 홈이 형성되어 있다. 이들 각각의 홈에 유전체 스트립 3a, 3b가 삽입되어 고정되고, 유전체 스트립 3a와 3b 사이에 유전체판 4가 삽입된다. 이렇게 하여 유전체 선로가 구성된다. 유전체판 4의 상부면에는, 도 4a에서 보는 바와 같이, 유전체 선로에서 전파되는 RF 신호를 차단하는데 필요한 폭을 갖는 접지 도체 5a, 5b가 형성된다. 대향하는 접지 도체 5a와 5b와의 사이에는, 유전체 스트립 3a, 3b의 중앙의 축 방향으로 슬롯 선 로 6이 삽입된다. 슬릇 선로 6의 한쪽 단부의 양측에는, 유전체 스트립 3a. 3b에서 전파되는 신호를 슬롯 선로 6으로 원활하게 유도하는 접속부로서 작용하며, 유전체 선로의 유전체 스트립 3a, 3b에서 발생되는 전자계 및 슬롯 선로 6에서 발생되는 전자계에 결합하는 선로변환 도체 패턴 7a, 7b가 각각 배치된다. 슬롯 선로 6에는,슬룻 선로 6을 브리지하도록 가변용량 다이오드(variable-capacitance diode) 31이 장착된다. 이런 구성에 의해, 도 4에서 보는 바와 같이 유전체 선로에서 하방에서 상방으로 전파되는 신호는 도체 패턴 7a, 7b에 결합되어,다시 슬룻 선로 6에서 전파된다. 가변용량 다이오드 31의 정전용량은 접지 도체 5a와 5b 사이에 인가되는 제어 전압에 의해 변화된다. 게다가, 다이오드 31의 후방(도 4a에서 상방)에는 종단 소자(terminating device)32가 장착되고, 종단 소자 32의 후방에는, 접지 도체 5a와 5b 사이의 슬롯 폭을 좁게하고, 그의 대향 거리를 길게하는 구불구불한 형상(meandering shape)으로 DC-차단 회로(DC-blocking circuit) 33이 배치된다. 따라서,슬롯 선로 6에서 전파되는 RF 신호는 종단 소자 32와 DC-차단 회로 33에 의해 종단된다. 반대로, 유전체 선로에서 전파되는 RF 신호는 접지 도테 5a, 5b에서 저지된다. 구불구불한 DC-차단 회로 33은 유전체 선로에 강하게 결합하기 때문에 유전체 선로에서 전파되는 RF 신호를 효과적으로 저지한다. DC-차단 회로 33은 발진 회로와 조합하여 전압-제어 발진기 회로를 구성할 수도 있다. 이런 변형을 이루기 위하여, 발진 회로의 구성도, 예를 들어 다음과 같이 고려해 볼 수 있다. 도 4a에 나타낸 유전체 선로와 유사하게, 유전체판의 상부면 에 접지 도체와 슬롯 선로가 배치되고, 슬롯 선로의 한쪽 단부의 양측에 유전체 선로의 유전체 스트립에서 발생되는 전자계와 슬롯 선로에서 발생되는 전자계에 결합되는 선로변환 도체 패턴이 형성된다. 또한, 슬롯 선로에는 발진 다이오드가 슬롯 선로를 브리지하도록 장착된다.

이런 방식으로, 비교적 높은 특성 임피던스를 갖는 유전체 선로의 모드는 가변용량 다이오드의 임피던스에 근접한 특성 임피던스(100∼200Ω)를 갖는 슬롯 선로의 모드로 변환된다. 이것은 가변용량 다이오드 31의 임피던스 가변폭을 증가시키며, 주파수 가변폭을 확대시킨다.

도 4에 나타낸 구현예에서는 종단 소자 32와 DC-차단 회로 33이 둘다 배치되었지만, 이들 중 하나만 배치 하여도 충분할 수 있다.

이하, 본 발명의 세 번째 구현예에 따른 믹서 회로(mixer circuit)를 구비한 유전체 선로의 구성을 도 ,5 내지도 7을 참조하여 설명한다.

도 5a는 상부의 도전체판과 상부의 유전체 스트립을 제거한 상태에서의 유전체 선로의 평면도이고, 도 5b는 도 5a에 나타낸 유전체 선로의 단면도이다. 세 번째 구현예도 유전체 선로의 다음의 구성에서 첫 번째 구현예 와 유사하다. 두 개의 평행한 평판 도체를 구성하는 두 개의 도전체판 1. 2에 홈이 형성되어 있다. 이들 각각 의 홈에 유전체 스트립 3a, 3b가 삽입되어 고정되고, 유전체 스트립 3a와 3b 사이에 유전체판 4가 삽입된다 두 번째 구현예에서와 유사한 방식으로, 유전체판 4의 상부면에는, 유전체 선로에서 전파되는 RF 신호를 차단 하는데 필요한 폭을 갖는 접지 도체 5a, 5b가 형성된다. 대향하는 접지 도체 5a와 5b와의 사이에는, 유전체 스 트립 3a, 3b의 중앙의 축 방향으로 슬룻 선로 6이 삽입된다. 슬롯 선로 6의 한쪽 단부의 양측에는, 유전체 스트립 3a, 3b에서 전파되는 신호를 슬롯 선로 6으로 원활하게 유도하는 접속부로서 작용하며, 유전체 선로의 유전체 스트립 3a. 3b에서 발생되는 전자계 및 슬롯 선로 6에서 발생되는 전자계에 결합하는 선로변환 도체 패턴 7a, 7b가 각각 배치된다. 첫 번째 및 두 번째 현예에서와는 달리, 슬롯 선로 6에는, 슬롯 선로 7을 브리지 하도록 믹서 다이오드(mixer diode) 34가 장락된다. 믹서 다이오드 34의 애노드(anode) 단지가 접속퇴는 위치 로부터 IF 단자(intermediate frequency terminal ; 중간 주파수 단자) 35가 인출된다. 또한, 접지 도체 5a와. 믹서 다이오드 34와 IF 단자 35를 접속하는 인출 부분은 동면 선로(coplanar line)와 RF 초크(RF choke) 37을 구성한다.

도 6은 도 5에 나타낸믹서 다이오드 34의 구성을 보여주는 도aus이다. 애노드 전극 41의 하부에는 쇼트키 장벽 접합층(Schottky-barrier Junction layer) 44가 형성되고, 이 쇼트키 장벽 접합층 44로부터 애노드 단자 38과 캐소드(cathode) 단자 39가 인출된다. 게다가, 커패시터 전극(capacitor electrode) 41, 42가 설치되어 용fid결합 단자 40을 인출한다. 도 6a에 나타낸 +로 해칭한 부분은 비아ghf들을 나타내며, 이 비아홀을 통하여 다이오드 34의 소자들이 칩의 이면 상의 유전체판 4에 장착된 각각의 전극에 접속된다.

도 7은 믹서 다이오드 34가 장착된 유전체판 4의 부분을 보여주는 평면도이다. 애노드 단자 37은 IF 단자용 선로 36에 접속되고 : 용량결합 단자 40은 접지 도체 .5a에 접속되며 ; 캐쏘드 단지 39는 접지 도체 ,5b에 접속된다. 따라서, 슬롯 선로 6에서 전파되는 신호(RF 신호와 LO(local , 국부) 신호와의 혼합 신호)는 믹서 다이오드 34의 애노드 전극과 캐소드 전극 사이에, 커패시터 전극 41', 42에 의해 발생된 정전용량을 경유하여 인가되어, Ifrf-frol의 IF 신호를 IF 단자 35로부터 취출한다.

상술한 바에 따르면, RF 신호와 LO 신호는 유전체 선로에서 주파수 변환되기 때문에 변환 손실이 감소될 수 있다. 게다가, IF 신호가 동면 선로로부터 출력되기 때문에, 다른 마이크로파 회로와의 접속이 이하다.

상술한 구현예들에서는, 슬롯 선로의 적어도 한쪽 단부의 양측에 다이폴 안테나 형상의 선로변환 도체 패턴이 형성되었지만, 도 8에서 보는 바와 같이, 선로변환 도체 패턴은 슬롯 선로의 각 단부의 일측에만 위치하는 접지 도체에 형성될 수도 있다. 도 8에 나타낸 예는, 텃 번째 구현예에서 설명한 증폭 회로를 구비하는 유전체 선로의 변형예이고, 선로변환 도체 패턴 7, 8은 접지 도체 5b측에만 형성된다.

이상의 설명으로부터 명백한 바와 같이, 본 발명의 유전체 선로는 다음의 장점을 제공한다.

반도체 소자로 구성되는 회로는 유전체 스트립의 내부에 상응하는 위치에서 유전체판 위에 형성된다. 이 때문에 외부 회로가 설치되는 경우 발생하는, 유전체 선로와 외부 회로와의 사이의 기생 결합은 발생하지 않는다. 또한, 유전체 스트립과 반도체 소자 사이의 접속부에서 발생하는 전송손실을 최소한으로 억제할 수 있다. 게다가, 유전체판 상의 접지 도체와 선로변환 도체 패턴은 통상의 인쇄배선기판의 제조방법과 유사한 기술로 제조할 수 있다. 따라서, 제조비용을 절감할 수 있다.

또한, 유전체 선로에서 전파되는 주파수 신호(RF 신호)는 유전페판 위에 배치된 접지 도체의 작용에 의해 저지된다. 따라서 연속하는 유전체 스트립에 두 개의 유전체 선로가 구성되고, 반도체 소자를 경유하여 서로 접속된다. 이렇게 하여 예를 들어 FET를 사용함으로써 증폭 회로를 구비한 유전체 선로를 용이하게 구성할 수 있다.

또한, 선로변환 도체 패턴과 반도체 소자와의 사이에 임피던스 정합이 이루어지고. 이것에 의해 슬롯 선로와 반도체 소자와의 접속부에서의 전송손실을 억제한다.

게다가, 슬롯 선로와 선로변환 도체 패턴과의 사이와, 슬롯 선로와 유전체 선로와의 사이에 임피던스 정합이 이루어진다. 이것에 의해 불필요한 반사가 억제되고, 선로변환에 수반되는 전송손실을 억제할 수 있다

Claims (8)

1. 대략 평행하게 배치된 두 개의 도전체판 ; 상기한 두 개의 도전체판들 사이에 배치된 유전체 스트립 , 상기한 두 개의 도전체판들 사이에 배치된 유전체판 : 상기한 유전체판에 배치되며,유전체 선로에서 전파 되는 주파수 신호가 차단될 수 있는 넓이를 갖고, 상기한 유전체 스트립의 내부에 상응하는 위치에서 슬롯 선 로를 구비한 접지 도체 : 상기한 슬롯 선로의 단부에 상웅하는 위치에서 상기한 접지 도체에 제공되고, 상기한 슬롯 선로와 상기한 유전체 스트림에서 발생하는 전자계에 결합하는 선로변환 도체 패턴(line-switchingconductor pattern) : 및 상기한 슬롯 선로를 브리지하도록 상기한 슬롯 선로에 배치된 반도체 소자를 포함 하는 것을 특징으로 하는 유전체 선로(dielectric line waveguide).
2. 제 1항에 있어서, 상기한 선로변환 도체 패턴 각각은 상기한 슬롯 선로의 간단부의 양측에서의 위치에 배치되며, 상기한 반도체 소자는 상기한 슬롯 선로의 대략 중앙에 배치되는 것을 특징으로 하는 유전체 선로.
3. 제 1항에 있어서, 상기한 선로변환 도체 패턴과 상기한 반도체 소자와의 사이에 임피던스 정합을 제공하기 위한 λ/4 단락 스터브(short stub)가 상기한 슬롯 선로의 중간에 배치되는 것을 특징으로 하는 유전체 선로.
4. 제 2항에 있어서, 상기한 선로변환 도체 패턴과 상기한 반도체 소자와의 사이에 임피던스 정합을 제공하기 위한 λ/4 단락 스터브가 상기한 슬롯 선로의 중간에 배치되는 것을 특징으로 하는 유전체 선로.
5. 제 1항에 있어서, 상기한 선로변환 도체 패턴과 상기한 슬롯 선로와의 사이에 임피던스 정할 회로 (impedance matching circuit)가 배치되는 것을 특징으로 하는 유전체 선로.
6. 제 2항에 있어서. 상기한 선로변환 도체 패턴과 상기한 슬롯 선로와의 사이에 임피던스 정합 회로가 배치되는 것을 특징으로 하는 유전체 선로.
7. 제 3항에 있어서, 상기한 선로변환 도체 패턴과 상기한 슬롯 선로와의 사이에 임피던스 정합 회로가 배치되는 것을 특징으로 하는 유전체 선로.
8. 제 4항에 있어서, 상기한 선로변환 도체 패턴과 상기한 슬롯 선로와의 사이에 임피던스 정합 회로가 배치되는 것을 특징으로 하는 유전체 선로

   ※참고사항 : 최초출원 내용에 의하여 공개하는 것임