JPH1041411A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH1041411A JPH1041411A JP8197529A JP19752996A JPH1041411A JP H1041411 A JPH1041411 A JP H1041411A JP 8197529 A JP8197529 A JP 8197529A JP 19752996 A JP19752996 A JP 19752996A JP H1041411 A JPH1041411 A JP H1041411A
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- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 微細なメモリセルを備えるＭＯＳ型マスクＲ
ＯＭではメモリセルの微細化に伴いデータ書き込みが困
難になる。 【解決手段】 フラットセルＮＯＲ型マスクＲＯＭにお
いて、メモリセルとしてのＭＯＳトランジスタを構成す
るソース・ドレイン領域２のうち、ドレインの上に、こ
れを覆うように金属配線６が沿設される。この金属配線
６をレジスト膜７とともにマスクに用いてデータ書き込
みの不純物注入層９を形成するので、マスクの寸法精度
が緩和でき、マスクパターンの設計を容易にし、かつデ
ータ書き込み用の不純物がドレイン領域に侵入されるこ
とがなく、拡散層２の層抵抗や接合容量の増加を抑え、
読み出し速度の低下が防止される。
ＯＭではメモリセルの微細化に伴いデータ書き込みが困
難になる。 【解決手段】 フラットセルＮＯＲ型マスクＲＯＭにお
いて、メモリセルとしてのＭＯＳトランジスタを構成す
るソース・ドレイン領域２のうち、ドレインの上に、こ
れを覆うように金属配線６が沿設される。この金属配線
６をレジスト膜７とともにマスクに用いてデータ書き込
みの不純物注入層９を形成するので、マスクの寸法精度
が緩和でき、マスクパターンの設計を容易にし、かつデ
ータ書き込み用の不純物がドレイン領域に侵入されるこ
とがなく、拡散層２の層抵抗や接合容量の増加を抑え、
読み出し速度の低下が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特に読みだし専用記憶装置であるマスク
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とその製
造方法に関する。
造方法に関し、特に読みだし専用記憶装置であるマスク
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とその製
造方法に関する。
【０００２】
【従来の技術】読みだし専用記憶装置であるマスクＲＯ
Ｍでは顧客のデータを製造途中に書き込むため、このデ
ータの書き込み工程を製造工程の後期に設定するほど製
品の納期を短縮することができる。データの書き込み工
程としては、主にゲート電極形成後に行う場合と層間絶
縁膜形成後に行う場合があるが、より製造工程の後期に
データの書き込みを行う層間絶縁膜形成後の工程の方が
前記した納期の点で有利である。図３（ａ）および
（ｂ）に従来のフラットセルＮＯＲ型マスクＲＯＭの平
面図およびデータの書き込み工程でのＣ−Ｃ線断面図を
示す。このマスクＲＯＭは、Ｐ型シリコン基板１１の主
面に直線パターン状の複数のＮ型拡散層１２が互いに平
行に配列形成されており、その上にゲート絶縁膜１３を
介して複数本のゲート電極１４がＮ型拡散層１２に直交
して互いに平行に配列している。ここで、メモリセルは
Ｎ型拡散層１２とゲート電極１４の交点をソースおよび
ドレインとし、Ｎ型拡散層１２の間でかつゲート電極１
４の直下をチャネルとするＭＯＳ型トランジスタとして
構成される。そして、このチャネルにＰ型不純物を選択
的に導入することで、この導入されたメモリセルのトラ
ンジスタがオフ状態となり、データが書き込まれる。な
お、符号１６は後工程で形成される金属配線を示してい
る。
Ｍでは顧客のデータを製造途中に書き込むため、このデ
ータの書き込み工程を製造工程の後期に設定するほど製
品の納期を短縮することができる。データの書き込み工
程としては、主にゲート電極形成後に行う場合と層間絶
縁膜形成後に行う場合があるが、より製造工程の後期に
データの書き込みを行う層間絶縁膜形成後の工程の方が
前記した納期の点で有利である。図３（ａ）および
（ｂ）に従来のフラットセルＮＯＲ型マスクＲＯＭの平
面図およびデータの書き込み工程でのＣ−Ｃ線断面図を
示す。このマスクＲＯＭは、Ｐ型シリコン基板１１の主
面に直線パターン状の複数のＮ型拡散層１２が互いに平
行に配列形成されており、その上にゲート絶縁膜１３を
介して複数本のゲート電極１４がＮ型拡散層１２に直交
して互いに平行に配列している。ここで、メモリセルは
Ｎ型拡散層１２とゲート電極１４の交点をソースおよび
ドレインとし、Ｎ型拡散層１２の間でかつゲート電極１
４の直下をチャネルとするＭＯＳ型トランジスタとして
構成される。そして、このチャネルにＰ型不純物を選択
的に導入することで、この導入されたメモリセルのトラ
ンジスタがオフ状態となり、データが書き込まれる。な
お、符号１６は後工程で形成される金属配線を示してい
る。
【０００３】このようなデータの書き込みを行うため
に、図３（ｂ）のように、ゲート電極１４を覆う層間絶
縁膜１５が全面に形成された後、全面にレジスト膜１７
を塗布し、かつデータの書き込みのためにレジスト膜１
７に開口１８を形成する。ここで、データの書き込み用
の開口１８は、Ｎ型拡散層１２の間隔を１．０μｍとし
た場合、マスクの目合わせ余裕０．１μｍを含めて１．
２μｍと設定されている。そして、このレジスト膜１７
をマスクとしてＰ型不純物をイオン注入することで、開
口に露呈されたメモリセルのチャネルにＰ型不純物がイ
オン注入されて注入層１９が形成され、このトランジス
タはオフ状態とされる。
に、図３（ｂ）のように、ゲート電極１４を覆う層間絶
縁膜１５が全面に形成された後、全面にレジスト膜１７
を塗布し、かつデータの書き込みのためにレジスト膜１
７に開口１８を形成する。ここで、データの書き込み用
の開口１８は、Ｎ型拡散層１２の間隔を１．０μｍとし
た場合、マスクの目合わせ余裕０．１μｍを含めて１．
２μｍと設定されている。そして、このレジスト膜１７
をマスクとしてＰ型不純物をイオン注入することで、開
口に露呈されたメモリセルのチャネルにＰ型不純物がイ
オン注入されて注入層１９が形成され、このトランジス
タはオフ状態とされる。
【０００４】このようなマスクＲＯＭでは、選択された
メモリセルに対してイオン注入を行うためのマスクとし
て、前記したようにレジスト膜１７を利用しているが、
そのマスク機能を確保するためにはレジスト膜１７の膜
厚を厚く形成する必要があり、レジスト膜厚の増大に伴
って開口１８の側壁が緩慢なものとされるため、開口１
８を高い寸法精度で形成することが困難になる。また、
その一方で、近年における記憶装置の高密度化の要求に
よってメモリセルの縮小化が進められており、マスクの
パターン寸法はより微細化することが望まれる。このた
め、前記したレジスト膜のマスク目合わせ余裕も小さく
なり、ますます高い寸法精度が要求され、レジスト膜に
よるマスクでの高精度の書き込みが困難になる。
メモリセルに対してイオン注入を行うためのマスクとし
て、前記したようにレジスト膜１７を利用しているが、
そのマスク機能を確保するためにはレジスト膜１７の膜
厚を厚く形成する必要があり、レジスト膜厚の増大に伴
って開口１８の側壁が緩慢なものとされるため、開口１
８を高い寸法精度で形成することが困難になる。また、
その一方で、近年における記憶装置の高密度化の要求に
よってメモリセルの縮小化が進められており、マスクの
パターン寸法はより微細化することが望まれる。このた
め、前記したレジスト膜のマスク目合わせ余裕も小さく
なり、ますます高い寸法精度が要求され、レジスト膜に
よるマスクでの高精度の書き込みが困難になる。
【０００５】このような問題に対し、特開平４−６３４
７２号公報では、ＮＡＮＤ型マスクＲＯＭにおいて、メ
モリセルの素子分離酸化膜の上部に沿って金属配線を形
成し、この金属配線をデータの書き込み用のイオン注入
のマスクの一部として利用する技術が提案されている。
この技術では、金属配線の側壁が急峻に形成されること
から、マスク寸法を微細にかつ高精度に管理でき、高密
度記憶装置を実現する上では有利である。また、特開平
１−１８４８６４号公報においても、マスクとして金属
膜を利用することで、データ書き込みを最終保護膜形成
後に行うことを可能にして納期の短縮を可能にした技術
が提案されている。
７２号公報では、ＮＡＮＤ型マスクＲＯＭにおいて、メ
モリセルの素子分離酸化膜の上部に沿って金属配線を形
成し、この金属配線をデータの書き込み用のイオン注入
のマスクの一部として利用する技術が提案されている。
この技術では、金属配線の側壁が急峻に形成されること
から、マスク寸法を微細にかつ高精度に管理でき、高密
度記憶装置を実現する上では有利である。また、特開平
１−１８４８６４号公報においても、マスクとして金属
膜を利用することで、データ書き込みを最終保護膜形成
後に行うことを可能にして納期の短縮を可能にした技術
が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前者の
公報の技術では、マスクとして利用する金属配線をメモ
リセルの素子分離酸化膜上に形成する必要があるため、
メモリセルの縮小化によって素子分離酸化膜の幅寸法や
ピッチ寸法が微細化されるのに伴って金属配線も細幅
化、微小ピッチ化することが必要となり、このような金
属配線を形成するためには微細パターンのマスクを高精
度で目合わせすることが要求され、実際にこのような金
属配線を形成することは極めて難しいものとなる。ま
た、後者の公報の技術は、単一ないし寸法精度が緩やか
なメモリセルに対しては有効であるが、図３に示したよ
うな高密度化が要求されているフラットセル型マスクＲ
ＯＭにそのまま適用することは困難である。さらに、Ｎ
ＯＲ型マスクＲＯＭの場合には、マスクの目合わせずれ
によってメモリセルトランジスタのドレインであるＮ型
拡散層がデータの書き込み用のＰ型拡散層と重なるた
め、ドレインであるＮ型拡散層の層抵抗や接合容量が増
加して読みだし速度の低下を引き起こすという問題があ
る。
公報の技術では、マスクとして利用する金属配線をメモ
リセルの素子分離酸化膜上に形成する必要があるため、
メモリセルの縮小化によって素子分離酸化膜の幅寸法や
ピッチ寸法が微細化されるのに伴って金属配線も細幅
化、微小ピッチ化することが必要となり、このような金
属配線を形成するためには微細パターンのマスクを高精
度で目合わせすることが要求され、実際にこのような金
属配線を形成することは極めて難しいものとなる。ま
た、後者の公報の技術は、単一ないし寸法精度が緩やか
なメモリセルに対しては有効であるが、図３に示したよ
うな高密度化が要求されているフラットセル型マスクＲ
ＯＭにそのまま適用することは困難である。さらに、Ｎ
ＯＲ型マスクＲＯＭの場合には、マスクの目合わせずれ
によってメモリセルトランジスタのドレインであるＮ型
拡散層がデータの書き込み用のＰ型拡散層と重なるた
め、ドレインであるＮ型拡散層の層抵抗や接合容量が増
加して読みだし速度の低下を引き起こすという問題があ
る。
【０００７】本発明の目的は、微細なメモリセルを備え
るＭＯＳ型マスクＲＯＭにおける高速動作を可能とし、
かつ高精度のデータ書き込みを可能とする半導体記憶装
置とその製造方法を提供することにある。
るＭＯＳ型マスクＲＯＭにおける高速動作を可能とし、
かつ高精度のデータ書き込みを可能とする半導体記憶装
置とその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、メモリセルと
してのＭＯＳトランジスタを構成する拡散層の上に、こ
れを覆うように金属配線が沿設されていることを特徴と
する。この金属配線は拡散層よりも大きな幅寸法に形成
されて少なくともチャネル長方向に拡散層を覆うように
形成されることが好ましい。また、拡散層はソース領域
とドレイン領域として交互に配列され、金属配線はこれ
らソース領域とドレイン領域の少なくとも一方の上に形
成される。
してのＭＯＳトランジスタを構成する拡散層の上に、こ
れを覆うように金属配線が沿設されていることを特徴と
する。この金属配線は拡散層よりも大きな幅寸法に形成
されて少なくともチャネル長方向に拡散層を覆うように
形成されることが好ましい。また、拡散層はソース領域
とドレイン領域として交互に配列され、金属配線はこれ
らソース領域とドレイン領域の少なくとも一方の上に形
成される。
【０００９】また、本発明の製造方法は、ＭＯＳトラン
ジスタで構成されるメモリセルのうち、選択されたメモ
リセルにイオン注入を行ってデータを書き込む際に、イ
オン注入のマスクとして拡散層上に形成された金属配線
と、この金属配線上に形成されてメモリセルに対応する
領域が開口されたレジストを用いることを特徴とする。
ここで、レジストの開口内に金属配線の一部が露呈さ
れ、レジストの開口側壁と金属配線の露呈された側壁と
でイオン注入のマスクを構成するようにする。また、金
属配線はＭＯＳトランジスタのソースおよびドレインの
少なくとも一方の直上にソースおよびドレイン領域を覆
うように形成する。
ジスタで構成されるメモリセルのうち、選択されたメモ
リセルにイオン注入を行ってデータを書き込む際に、イ
オン注入のマスクとして拡散層上に形成された金属配線
と、この金属配線上に形成されてメモリセルに対応する
領域が開口されたレジストを用いることを特徴とする。
ここで、レジストの開口内に金属配線の一部が露呈さ
れ、レジストの開口側壁と金属配線の露呈された側壁と
でイオン注入のマスクを構成するようにする。また、金
属配線はＭＯＳトランジスタのソースおよびドレインの
少なくとも一方の直上にソースおよびドレイン領域を覆
うように形成する。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１（ａ）および（ｂ）は、本発明
をフラットセルＮＯＲ型マスクＲＯＭに適用した実施形
態の平面図と、そのデータの書き込み工程でのＡ−Ａ線
に沿う断面図である。同図において、Ｐ型シリコン基板
１の主面には、直線パターンの複数のＮ型拡散層２が互
いに平行かつ等間隔に配列形成されている。この上には
ゲート絶縁膜３が形成され、さらにその上には複数本の
ゲート電極４が前記Ｎ型拡散層２に直交して互いに平行
かつ等間隔に配列形成されている。ここで、メモリセル
はＮ型拡散層２とゲート電極４の交点をソースおよびド
レインとして、Ｎ型拡散層２の間で且つゲート電極の直
下をチャネルとするＭＯＳ型トランジスタとして構成さ
れる。そして、前記ゲート電極を覆うように層間絶縁膜
５が形成され、さらにこの層間絶縁膜５上に金属配線６
が形成されている。
参照して説明する。図１（ａ）および（ｂ）は、本発明
をフラットセルＮＯＲ型マスクＲＯＭに適用した実施形
態の平面図と、そのデータの書き込み工程でのＡ−Ａ線
に沿う断面図である。同図において、Ｐ型シリコン基板
１の主面には、直線パターンの複数のＮ型拡散層２が互
いに平行かつ等間隔に配列形成されている。この上には
ゲート絶縁膜３が形成され、さらにその上には複数本の
ゲート電極４が前記Ｎ型拡散層２に直交して互いに平行
かつ等間隔に配列形成されている。ここで、メモリセル
はＮ型拡散層２とゲート電極４の交点をソースおよびド
レインとして、Ｎ型拡散層２の間で且つゲート電極の直
下をチャネルとするＭＯＳ型トランジスタとして構成さ
れる。そして、前記ゲート電極を覆うように層間絶縁膜
５が形成され、さらにこの層間絶縁膜５上に金属配線６
が形成されている。
【００１１】この金属配線６は、メモリセルの列線また
は接地線あるいは他の配線として構成されており、前記
Ｎ型拡散層２の２倍の配置間隔でＮ型拡散層２の上側に
沿って形成されている。すなわち、配列形成された前記
Ｎ型拡散層２の１つおき毎のＮ型拡散層２の上、ここで
はＮ型拡散層２が交互にドレイン領域、ソース領域とし
て配置されているため、ドレイン領域の上にのみ形成さ
れている。また、前記金属配線６の幅寸法はＮ型拡散層
２の幅寸法よりも幾分大きくされており、通常の目合わ
せずれが生じたときにも金属配線６がドレイン領域を覆
うように形成されている。そして、後述するデータ書き
込みを行った後に、図示を省略する保護膜や上層配線を
形成することで、マスクＲＯＭが形成される。
は接地線あるいは他の配線として構成されており、前記
Ｎ型拡散層２の２倍の配置間隔でＮ型拡散層２の上側に
沿って形成されている。すなわち、配列形成された前記
Ｎ型拡散層２の１つおき毎のＮ型拡散層２の上、ここで
はＮ型拡散層２が交互にドレイン領域、ソース領域とし
て配置されているため、ドレイン領域の上にのみ形成さ
れている。また、前記金属配線６の幅寸法はＮ型拡散層
２の幅寸法よりも幾分大きくされており、通常の目合わ
せずれが生じたときにも金属配線６がドレイン領域を覆
うように形成されている。そして、後述するデータ書き
込みを行った後に、図示を省略する保護膜や上層配線を
形成することで、マスクＲＯＭが形成される。
【００１２】このマスクＲＯＭにデータ書き込みを行う
場合には、図１（ｂ）に示されるように、前記金属配線
６の上にレジスト膜７を塗布し、かつデータの書き込み
のために選択されたメモリセルに対応する領域のレジス
ト膜７に開口８を形成する。この場合、開口寸法は、Ｎ
型拡散層２の間隔を１．０μｍとした場合、マスクの目
合わせ余裕０．１μｍを含めて１．６μｍとされてい
る。この結果、レジスト膜の開口８内に前記金属配線６
の一部が露呈され、この金属配線６とレジスト膜開口８
の内側壁とで囲まれる領域がデータ書き込み用の開口と
して構成されることになる。
場合には、図１（ｂ）に示されるように、前記金属配線
６の上にレジスト膜７を塗布し、かつデータの書き込み
のために選択されたメモリセルに対応する領域のレジス
ト膜７に開口８を形成する。この場合、開口寸法は、Ｎ
型拡散層２の間隔を１．０μｍとした場合、マスクの目
合わせ余裕０．１μｍを含めて１．６μｍとされてい
る。この結果、レジスト膜の開口８内に前記金属配線６
の一部が露呈され、この金属配線６とレジスト膜開口８
の内側壁とで囲まれる領域がデータ書き込み用の開口と
して構成されることになる。
【００１３】そして、このレジスト膜７および金属配線
６を利用してＰ型不純物をイオン注入し、選択されたメ
モリセルのチャネルに対してＰ型不純物をイオン注入し
て注入層９を形成することで、このメモリセルのＭＯＳ
トランジスタがオフとなり、データが書き込まれる。こ
のとき、開口８内の領域はその一側が金属配線６により
規制されているため、少なくともドレイン領域２の側で
はマスクの側壁が急峻なものとなり、ソース側のレジス
ト膜の側壁に比較してその寸法精度が高められる。した
がって、レジスト膜７の膜厚が大きく、開口８の寸法精
度が低下される場合でも、少なくともドレイン側のマス
ク寸法精度に高いものが得られる。また、これにより、
レジスト膜のマスク開口８の寸法を前記したように１．
６μｍに拡大することもでき、その設計、製造を容易な
ものとし、かつ安定した製品の製造が可能となる。
６を利用してＰ型不純物をイオン注入し、選択されたメ
モリセルのチャネルに対してＰ型不純物をイオン注入し
て注入層９を形成することで、このメモリセルのＭＯＳ
トランジスタがオフとなり、データが書き込まれる。こ
のとき、開口８内の領域はその一側が金属配線６により
規制されているため、少なくともドレイン領域２の側で
はマスクの側壁が急峻なものとなり、ソース側のレジス
ト膜の側壁に比較してその寸法精度が高められる。した
がって、レジスト膜７の膜厚が大きく、開口８の寸法精
度が低下される場合でも、少なくともドレイン側のマス
ク寸法精度に高いものが得られる。また、これにより、
レジスト膜のマスク開口８の寸法を前記したように１．
６μｍに拡大することもでき、その設計、製造を容易な
ものとし、かつ安定した製品の製造が可能となる。
【００１４】また、金属配線６はドレイン領域２を覆う
寸法に形成されているため、多少の目合わせずれが生じ
た場合でも、Ｐ型不純物の注入層９の一部がソース領域
にイオン注入されることはあっても、ドレイン領域にイ
オン注入されることはない。したがって、チャネルにイ
オン注入されたＰ型不純物層は、少なくともドレイン領
域に侵入されることはなく、ドレイン領域の層抵抗や接
合容量の増加を抑えることができ動作速度の低下が防止
される。また、メモリセルの微細化に伴ってＮ型拡散層
２の幅寸法やピッチ寸法が縮小化された場合でも、金属
配線６はその１つおきに配置されているドレイン領域の
上にのみ形成されればよく、しかもその幅寸法は前記し
たようにドレイン領域よりも大きな幅寸法に形成してい
るため、金属配線６の形成は容易であり、したがって高
精度の形成も可能となる。
寸法に形成されているため、多少の目合わせずれが生じ
た場合でも、Ｐ型不純物の注入層９の一部がソース領域
にイオン注入されることはあっても、ドレイン領域にイ
オン注入されることはない。したがって、チャネルにイ
オン注入されたＰ型不純物層は、少なくともドレイン領
域に侵入されることはなく、ドレイン領域の層抵抗や接
合容量の増加を抑えることができ動作速度の低下が防止
される。また、メモリセルの微細化に伴ってＮ型拡散層
２の幅寸法やピッチ寸法が縮小化された場合でも、金属
配線６はその１つおきに配置されているドレイン領域の
上にのみ形成されればよく、しかもその幅寸法は前記し
たようにドレイン領域よりも大きな幅寸法に形成してい
るため、金属配線６の形成は容易であり、したがって高
精度の形成も可能となる。
【００１５】図２（ａ），（ｂ）は本発明の他の実施形
態の平面図とそのデータ書き込み状態でのＢ−Ｂ線断面
図であり、図１の実施形態と等価な部分には同一符号を
付してある。この実施形態では、金属配線６を微小形成
することが可能な場合の例であり、ドレイン領域とソー
ス領域としての各Ｎ型拡散層２上にそれぞれ金属配線６
を形成している。各金属配線６は、それぞれドレイン領
域、ソース領域を完全に覆う寸法に形成されている。そ
して、レジスト膜７に開口８を形成したときには、この
開口８内にドレイン領域、ソース領域上の各金属配線６
が露呈されるように構成される。
態の平面図とそのデータ書き込み状態でのＢ−Ｂ線断面
図であり、図１の実施形態と等価な部分には同一符号を
付してある。この実施形態では、金属配線６を微小形成
することが可能な場合の例であり、ドレイン領域とソー
ス領域としての各Ｎ型拡散層２上にそれぞれ金属配線６
を形成している。各金属配線６は、それぞれドレイン領
域、ソース領域を完全に覆う寸法に形成されている。そ
して、レジスト膜７に開口８を形成したときには、この
開口８内にドレイン領域、ソース領域上の各金属配線６
が露呈されるように構成される。
【００１６】したがって、この装置において、レジスト
膜の開口８を通してイオン注入を行うと、ドレイン領
域、ソース領域のそれぞれが金属配線６によってマスク
されるため、極めて高い精度でのイオン注入が可能とな
る。したがって、レジスト膜７の開口８の寸法精度を前
記実施形態よりも緩和することができ、設計、製造をさ
らに容易に行うことが可能となる。また、チャネルにイ
オン注入されたＰ型不純物の注入層９はドレイン領域と
ソース領域のいずれにも侵入されることがないため、ド
レイン領域やソース領域の層抵抗や接合容量の増加を抑
えることができ素子の高速動作をより高めることができ
る。
膜の開口８を通してイオン注入を行うと、ドレイン領
域、ソース領域のそれぞれが金属配線６によってマスク
されるため、極めて高い精度でのイオン注入が可能とな
る。したがって、レジスト膜７の開口８の寸法精度を前
記実施形態よりも緩和することができ、設計、製造をさ
らに容易に行うことが可能となる。また、チャネルにイ
オン注入されたＰ型不純物の注入層９はドレイン領域と
ソース領域のいずれにも侵入されることがないため、ド
レイン領域やソース領域の層抵抗や接合容量の増加を抑
えることができ素子の高速動作をより高めることができ
る。
【００１７】なお、前記実施形態では、ドレイン領域の
上、およびドレイン領域とソース領域の両方に金属配線
を形成した例を示しているが、ソース領域の上にのみ金
属配線を形成してもよい。
上、およびドレイン領域とソース領域の両方に金属配線
を形成した例を示しているが、ソース領域の上にのみ金
属配線を形成してもよい。
【００１８】
【発明の効果】以上説明したように本発明は、メモリセ
ルとしてのＭＯＳトランジスタのドレイン領域やソース
領域を構成する拡散層の少なくとも一方の拡散層上に金
属配線を形成し、レジストとともにこの金属配線を利用
してマスクを構成してデータ書き込みの不純物イオン注
入を行うので、データの書き込み工程を製造工程の後期
に設定することが可能であり、製品の納期が短縮できる
とともに、所要の目合わせ精度を確保しながらもマスク
の寸法精度が緩和でき、マスクパターンの設計を容易に
してより安定した製品製造を実現できる。さらに、金属
配線により拡散層を覆うため、データ書き込み用の不純
物が拡散層に侵入されることがなく、拡散層の層抵抗や
接合容量の増加を抑え、読み出し速度の低下が防止され
る。
ルとしてのＭＯＳトランジスタのドレイン領域やソース
領域を構成する拡散層の少なくとも一方の拡散層上に金
属配線を形成し、レジストとともにこの金属配線を利用
してマスクを構成してデータ書き込みの不純物イオン注
入を行うので、データの書き込み工程を製造工程の後期
に設定することが可能であり、製品の納期が短縮できる
とともに、所要の目合わせ精度を確保しながらもマスク
の寸法精度が緩和でき、マスクパターンの設計を容易に
してより安定した製品製造を実現できる。さらに、金属
配線により拡散層を覆うため、データ書き込み用の不純
物が拡散層に侵入されることがなく、拡散層の層抵抗や
接合容量の増加を抑え、読み出し速度の低下が防止され
る。
【図１】本発明の第１の実施形態の平面図とその露光マ
スクを有する状態のＡ−Ａ線断面図である。
スクを有する状態のＡ−Ａ線断面図である。
【図２】本発明の第２の実施形態の平面図とその露光マ
スクを有する状態のＢ−Ｂ線断面図である。
スクを有する状態のＢ−Ｂ線断面図である。
【図３】従来の半導体記憶装置の平面図とその露光マス
クを有する状態のＣ−Ｃ線断面図である。
クを有する状態のＣ−Ｃ線断面図である。
１ Ｐ型シリコン基板 ２ Ｎ型拡散層（ドレイン領域、ソース領域） ３ ゲート絶縁膜 ４ ゲート電極 ５ 層間絶縁膜 ６ 金属配線 ７ レジスト膜 ８ 開口 ９ Ｐ型不純物の注入層
Claims (7)
- 【請求項１】 半導体基板に複数の拡散層が平行に配列
され、かつこれと直交する方向に複数のゲート電極が平
行に配列され、これら拡散層とゲート電極との交差領域
に形成されるＭＯＳトランジスタがメモリセルとされ、
選択されたメモリセルにデータを書き込んでなる半導体
記憶装置において、前記拡散層の上にはこれを覆うよう
に金属配線が沿設されていることを特徴とする半導体記
憶装置。 - 【請求項２】 金属配線は拡散層よりも大きな幅寸法に
形成され、少なくともチャネル長方向に前記拡散層を覆
うように形成される請求項１の半導体記憶装置。 - 【請求項３】 拡散層はソース領域とドレイン領域とし
て交互に配列され、金属配線はこれらソース領域とドレ
イン領域の少なくとも一方の上に形成される請求項２の
半導体記憶装置。 - 【請求項４】 フラットセルＮＯＲ型マスクＲＯＭとし
て構成されてなる請求項１ないし３のいずれかの半導体
記憶装置。 - 【請求項５】 半導体基板に複数の拡散層が平行に配列
され、かつこれと直交する方向に複数のゲート電極が平
行に配列され、これら拡散層とゲート電極との交差領域
に形成されるＭＯＳトランジスタがメモリセルとされ、
選択されたメモリセルにイオン注入を行ってデータを書
き込む半導体記憶装置の製造方法において、前記イオン
注入のマスクとして前記拡散層を覆うように形成された
金属配線と、この金属配線上に形成されて前記選択され
たメモリセルに対応する領域が開口されたレジストを用
いることを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 レジストの開口内に金属配線の一部が露
呈され、レジストの開口側壁と金属配線の露呈された側
壁とでイオン注入のマスクを構成する請求項４の半導体
記憶装置の製造方法。 - 【請求項７】 金属配線はＭＯＳトランジスタのソース
およびドレインの少なくとも一方の直上にソースおよび
ドレイン領域を覆う様に形成する請求項５の半導体記憶
装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP19752996A JP3191689B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体記憶装置及びその製造方法 |
| TW086110485A TW329052B (en) | 1996-07-26 | 1997-07-23 | Semiconductor device |
| KR1019970034878A KR100286732B1 (ko) | 1996-07-26 | 1997-07-25 | 반도체메모리및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19752996A JP3191689B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041411A true JPH1041411A (ja) | 1998-02-13 |
| JP3191689B2 JP3191689B2 (ja) | 2001-07-23 |
Family
ID=16375992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19752996A Expired - Fee Related JP3191689B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3191689B2 (ja) |
| KR (1) | KR100286732B1 (ja) |
| TW (1) | TW329052B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204540B1 (en) | 1998-06-16 | 2001-03-20 | Nec Corporation | Memory cell structure of a mask programmable read only memory with ion-implantation stopper films |
| US6259143B1 (en) | 1998-10-08 | 2001-07-10 | Nec Corporation | Semiconductor memory device of NOR type mask ROM and manufacturing method of the same |
| US7253058B2 (en) | 2003-08-06 | 2007-08-07 | Samsung Electronics Co., Ltd. | Method of manufacturing NOR-type mask ROM device and semiconductor device including the same |
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1996
- 1996-07-26 JP JP19752996A patent/JP3191689B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-23 TW TW086110485A patent/TW329052B/zh active
- 1997-07-25 KR KR1019970034878A patent/KR100286732B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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| US7253058B2 (en) | 2003-08-06 | 2007-08-07 | Samsung Electronics Co., Ltd. | Method of manufacturing NOR-type mask ROM device and semiconductor device including the same |
| US7364973B2 (en) | 2003-08-06 | 2008-04-29 | Samsung Electronics Co., Ltd. | Method of manufacturing NOR-type mask ROM device and semiconductor device including the same |
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| Publication number | Publication date |
|---|---|
| JP3191689B2 (ja) | 2001-07-23 |
| TW329052B (en) | 1998-04-01 |
| KR100286732B1 (ko) | 2001-07-12 |
| KR980012618A (ko) | 1998-04-30 |
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