KR980006303A - 반도체 장치의 커패시터 제조방법 - Google Patents
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Abstract
셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀커패시턴스를 증대시킬 수 있는 원통형 구조의 스토리지 전극을 가지는 커패시터 제조방법이 개시되었다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 제1 절연층 패턴 상에 콘택홀과 연결되는 동시에 상기 제1절연층 패턴의 상부를 노출시키는 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 노출시키는 제2절연층 패턴을 형성하는 단계; 상기 제2절연층 패턴의 상부 표면보다 낮은 높이를 갖도록 상기 도전층 패턴을 식각하고, 상기 제2절연층 패턴의 측벽에 스페이서를 형성하는 단게; 상기 스페이서 및 제2절연층 패턴을 식각 마스크로 하여 원통형의 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.(제14도)
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 13도 내지 제 14도는 본 발명의 제1 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도.
Claims (8)
- 소오스 영역, 드레인 영역 및 게이트 전극을 구비하는 트랜지스터와, 상기 트랜지스터의 드레인 영역 상에 연결되는 메몰형 비트라인의 형성된 반도체 기판의 전면에 제1 절연층을 도포 형성한 후 패터닝하여 상기 반도체 기판의 활성 영역에 형성된 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 가지는 제1절연층 패턴을 형성하는 제1단계; 상기 제1절연층 패턴이 형성된 결과물 전면에 스토리지 전극용의 도전층을 침적한 후, 상기 도전층을 식각하여 상기 콘택홀과 연결되는 동시에 상기 제1절연층 패턴의 상부를 노출시키는 도전층 패턴을 형성하는 제2단계; 상기 도전층 패턴이 형성된 결과물 전면에 제2절연층을 침적한 후, 상기 제2절연층을 에치백(etch back)하여 상기 도전층 패턴을 노출시키는 제2절연층 패턴을 형성하는 제3단계; 상기 제2절연층 패턴을 식각 마스크로 하여 상기 제2절연층 패턴의 상부 표면보다 낮은 높이를 갖도록 상기 도전층 패턴을 식각함으로써 변형된 도전층 패턴을 형성하는 제4단계; 상기 제2절연층 패턴보다 낮은 높이를 갖도록 변형된 도전층 패턴이 형성된 결과물 전면에 제3절연층을 도포한 후 에치백하여 상기 제2절연층 패턴의 측벽에 스페이서를 형성하는 제 5단계; 상기 스페이서 및 제2절연층 패턴을 식각 마스크로하여 상기 변형된 도전층 패턴을 소정의 깊이로 식각한 후 상기 스페이서 및 제2절연층 패턴을 제거함으로써 원통형의 스토리지 전극을 형성하는 제6단계; 및 상기 스토리지 전극이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 제7단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제5단계에서 스페이서의 형성은 제2절연층 패턴 및 도전층 패턴 상부 전면에 제3절연층을 도포한 후 이방성 식각을 수행함으로써 이루어지는 것을 특징으로하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제6단계에서 상기 도전층 패턴을 식각하여 스토리지 전극을 형성한 후, 상기 스페이서 및 제2절연층 피턴을 식각하되 상기 제2절연층 패턴이 완전히 제거한 후, 동방석 식각을 계속하여 제1절연층 패턴 일부가 제거되어 스토리지 전극의 밑면 일부가 노출되도록 하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1절연층 패턴을 형성하는 단계 전에 상기 비트라인 상부에 평탄화층 및 식각저지층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 식각 저지층은 SiN 또는 SiON을 이용한 막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1절연층은 1000Å 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1절연층은 상기 제2절연층 식각시 제거되어 상기 스토리지 전극의 밑면이 노출되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 소오스 영역, 드레인 영역 및 게이트 전극을 구비하는 트랜지스터와 상기 트랜지스터의 드레인 영역 상에 연결되는 메몰형 비트라인의 형성된 반도체 기판 상의 전면에 제1 절연층을 도포 형성한 후 패터닝하여 상기 반도체 기판의 활성 영역에 형성된 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 가지는 제1절연층 패턴을 형성하는 제1단계; 상기 제1 절연층 패턴이 형성된 결과물 전면에 스토리지 전극용의 도전층을 침적한 후, 상기 도전층을 식각하여 상기 콘택홀과 연결되는동시에 상기 제1절연층 패턴의 상부를 노출시키는 스토리지 전극을 형성하는 제2단계; 상기 스로지리 전극의 주변 하부에 소정의 두께를 갖도록 제2 절연층 패턴을 형성하는 제3단계; 및 상기 시트로지 전극 및 제2 절연층 패턴이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 제4단계를 포함하며 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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