KR970072410A - 반도체 소자의 커패시터 구조 및 제조 방법 - Google Patents

반도체 소자의 커패시터 구조 및 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로, 불순물 확산 영역을 갖는 반도체 기판과, 상기 반도체 기판에 형성되고 상기 불순물 확산 영역상에 콘택홀을 갖는 절연층과, 콘택홀의 상측 에지를 따라 절연층상에 형성되는 반링(half ring)형상의 제1하부 전극과, 상기 콘택홀을 통해 노출된 기판의 표면, 콘택홀의 벽 및 제1하부전극상에 형성되는 제2하부 전극과, 상기 제1,2하부 전극상에 형성되는 유전체층과, 상기 유전체층상에 형성되는 상부 전극을 포함하여 구성되어 특히 DRAM등의 고집적 소자에서 커패시턴스(Capacitance)를 중대시켜 소자의특성 및 신뢰성을 향상시키는데 적당하도록한 반도체 소자의 커패시터 구조 및 제조 방법에 관한 것이다.

Description

반도체 소자의 커패시터 구조 및 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도(g) 내지 (n)은 본 발명의 제1실시예에 따른 고유전막 커패시터의 공정 단면도.

Claims (44)

  1. 불순물 확산 영역을 갖는 반도체 기판과, 상기 반도체 기판에 형성되고 상기 불순물 확산 영역상에 콘택홀을 갖는 절연층과, 콘택홀의 상측 예지를 따라 절연층산에 형성되는 반링(half ring)형상의 제1하부 전극과, 상기 콘택홀을 통해 노출된 기판의 표면, 콘택홀의 벽 및 제1하부전극상에 형성되는 제2하부 전극과, 상기 제1,2하부 전극상에 형성되는 유전체층과, 상기 유전체층상에 형성되는 상부 전극을 포함하여 구성됨을 특징으로 하는 반도체 소자의 커패시터 구조.
  2. 제1항에 있어서, 절연층은 서로 다른 식각비를 갖는 물질의 제1,2절연층으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  3. 제2항에 있어서, 제1절연층은 SiO2를 사용하여 3000Å(±200Å)의 두께로 형성된 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  4. 제2항에 있어서, 제2절연층은 Si3N4를 사용하여 300Å(±20Å)의 두께로 형성된 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  5. 제1항에 있어서, 상,하부 전극은 Pt로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  6. 제1항에 있어서, 상,하부 전극은 RuO2로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  7. 제5항에 있어서, 콘택홀 내측에 일정 두께로 불순물 확산 영역에 콘택되어 형성되는 베리어 금속층을 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  8. 제7항에 있어서, 베리어 금속층은 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  9. 제1항에 있어서, 상,하부 전극은 폴리 실리콘으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  10. 제5항에 있어서, 유전체층은 고유전율을 갖는 물질로 형성된 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  11. 제6항에 있어서, 유전체층은 고유전율을 갖는 물질로 형성된 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  12. 제9항에 있어서, 유전체층은 ON(Oxide-Nitride)구조로 형성된 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  13. 소자 격리영역에 필드 산화막이 형성된 반도체 기판상에 게이트 전극 및 게이트 측벽을 형성하는 공정과, 상기 게이트 전극 양측 반도체 기판에 LDD구조의 불순물 확산 영역을 형성하는 공정과, 전면에 제1,2,3,4절연층을 형성하고 상측에 포토레지스트를 도포하고 패터닝하여 상기 제4절연층, 제3절연층 및 제2절연층을 차례대로 식각하여 콘택홀을 형성하는 공정과, 전면에 제1전극 물질층을 형성한 후, 이방성 에칭(Anistropic Etching)으로 상기 콘택홀의 벽면에만 남도록 하여 제1전도성 측벽을 형성하는 공정과, 상기 제1전도성 측벽을 마스크로 하여 상기 노출된 제1절연층을 제거하고 전면에 제2전극 물질층을 형성하는 공정과, 상기 제2전극 물질층이 형성된 반도체 기판의 전면에 평탄화층을 형성한 후 상기 제2전극 물질층이 노출될때까지 에치백(Etch Back)하는 공정과, 상기 노출된 제2전극 물질층, 제3절연층을 제거하고 전면에 일정 두께로 제3전극 물질층을 형성하는 공정과, 상기 제3전극 물질층을 이방성 에칭하여 상기 제1전도성 측벽의 측면에 제2전도성측벽을 형성하는 공정과, 상기 콘택홀내에 남아있는 평탄화층을 제거하고 전면에 유전체층을 형성하는 공정과, 상기 유전체층상에 커패시터의 상부 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  14. 제13항에 있어서, 제1절연층은 CVD공정으로 SiO2를 3000Å(±200Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 구조.
  15. 제13항에 있어서, 제2절연층은 LPCVD공정으로 Si2N4를 300Å(±20Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  16. 제13항에 있어서, 제3절연층은 CVD공정으로 SiO2를 4000Å(±200Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  17. 제13항에 있어서, 제4절연층은 LPCVD공정으로 Si2N4를 300Å(±20Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  18. 제13항에 있어서, 콘택홀을 형성하기 위한 제2, 3, 4절연막의 식각은 CHF3/CF4를 이용한 반응성 이온 에칭공정에 의해 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  19. 제13항에 있어서, 콘택홀 형성 공정에서 마스크로 사용된 포토레지스트를 H2O2/H2SO4용액에 도핑하여 제거함을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  20. 제13항에 있어서, 제1전극 물질층은 Pt를 CVD공정으로 증착하여 1500∼2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  21. 제13항에 있어서, 제1전극 물질층은 RuO2를 CVD공정으로 중착하여 1500∼2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  22. 제13항에 있어서, 제1전극 물질층은 폴리 실리콘 또는 비정질 실리콘을 사용하여 형성함을 특징으로 하는 반도체 소자인 커패시터 제조 방법.
  23. 제20항에 있어서, 제1전극 물질층을 형성하기 위한 Pt의 증착 공정은 Pt(PF3)4가스를 300℃(±15℃)에서 열분해하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  24. 제21항에 있어서, 제1전극 물질층을 형성하기 위한 RuO2의 증착 공정 Pu(DPM)3와 O2를 반응시켜 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  25. 제13항에 있어서, 제1절연층의 제거 공정은 카본 함량이 많은 가스를 이용한 ICP방식으로 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  26. 제13항에 있어서, 제2전극 물질층은 Pt를 500∼1000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  27. 제13항에 있어서, 제2전극 물질층은 RuO2를 500∼1000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  28. 제26항에 있어서, 제2전극 물질층이 반도체층에 직접 접촉되는 것을 막기 위해 베리어 금속층을 더 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  29. 제28항에 있어서, 베리어 금속층 CVD공정으로 TiN을 500∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  30. 제28항에 있어서, 베리어 금속층은 콜리메이티드 스퍼터링 공정으로 TiN을 500∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  31. 제13항에 있어서, 제2전극 물질층은 폴리 실리콘 또는 비정질 실리콘을 제1전극 물질층보다 얇게 중착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  32. 제13항에 있어서, 평탄화층은 SOG 또는 포토레지스트를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  33. 제32항에 있어서, 평탄화층의 에치백 공정은 CMP 공정으로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  34. 제32항에 있어서, 평탄화층의에치백 공정은 CHF3/CF4를 이용하여 RIE공정으로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  35. 제32항에 있어서, 평탄화층의 에치백 공정은 O2/Sr을 이용한 플라즈마 에칭공정으로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  36. 제28항에 있어서, 베리어 금속층은 BCI3/Cl2가스를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  37. 제26항에 있어서, 노출된 제2전극 물질층은 HBr 가스를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  38. 제13항에 있어서, 제3전극 물질층은 CVD공정으로 Pt를 1000∼2000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  39. 제13항에 있어서, 제3전극 물질층은 CVD공정으로 RuO2를 1000∼2000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  40. 제13항에 있어서, 제3전극 물질층은 폴리 실리콘 또는 비정질 실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  41. 제13항에 있어서, 유전체층은 고유전율을 갖는 BaSrTiO3또는 BaTiO3또는 SrTiO3또는 PbZrO3를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  42. 제13항에 있어서, 유전체층은 Si3N4를 증착하고 산화시켜 ON구조를 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  43. 제13항에 있어서, 커패시터의 상부전극은 Pt 또는 W 또는 RuO2를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  44. 제13항에 있어서, 커패시터의 상부전극은 폴리 실리콘 또는 비정질 실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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