KR0175367B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 서브 마이크론급의 게이트 폴리를 자기 정합적으로 형성하고, 게이트 폴리를 형성하는 과정에서 생성되는 산화막층을 이용하여 격벽을 형성한다. 그럼으로써, 서브 미크론급의 게이트 폴리를 형성함과 동시에 충분한 LDD 영역을 확보하고, 게이트 폴리와 LDD 영역 사이에 비교적 두꺼운 산화막을 형성하여, 핫 캐리어 효과를 줄이고 신뢰성을 높이는 것과 동시에 GIDL을 억제하고 겹친 게이트와 드레인의 정전 용량을 최소화하는 반도체 장치와 그 제조 방법이다.

Description

반도체 장치 및 그 제조 방법
제1도는 종래의 반도체 장치의 구조를 도시한 단면도이고,
제2도의 (a)와 (b)는 종래의 반도체 장치의 LDD 구조를 형성하는 과정을 그 공정 순서에 따라 도시한 단면도이고,
제3도는 본 발명에 의한 반도체 장치의 단면도이고,
제4도는 (a) 내지 (d)는 본 발명에 의한 반도체 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : 소스 영역
22,26 : LDD 영역 24 : 드레인 영역
30,42,46 : 산화막 40 : 게이트 패턴
44 : 격벽 48 : 질화막
50 : 샐리사이드막 60 : 절연막
70 : 금속 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, LDD(Lightly Doped Drain) 구조를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 LDD 영역 위에 형성되어 있는 두꺼운 게이트 산화막은 LDD 영역에서 수직 전기장과 겹쳐진 게이트-드레인의 정전 용량을 줄이는 데에 효과적이다.
초미세화 영역으로 규모가 작아지는 동안, ITLDD(Inverse-T type LDD), LATID(Large-Tilt angle implanted Drain), GOLD(Gate-drain overlapped LDD)와 같은 LDD와 겹쳐진(overlapped) 게이트 구조는 핫 캐리어(hot-carrier) 신뢰성을 높이기 위하여 제안되었다.
이러한 겹침 LDD 구조의 소자는 핫 캐리어 신뢰성을 향상할 수 있으나, 이 소자는 큰 GIDL(Gate-Induced Drain Leakage)를 발생하고, 회로 성능을 크게 저하시키는 높은 게이트-드레인간 겹침 정전 용량을 보여 준다. 한편, 핫 캐리어 신뢰도와 상호 컨덕턴스가 게이트 모서리의 모양과 의존 관계가 조사되었다.
그러면, 첨부한 도면을 참고로 하여 반도체 장치에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 반도체 장치의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 반도체 장치는, 반도체 기판(10)에 형성되어 있는 소스 영역(20)과 드레인 영역(24)이 서로 간격을 두고 있으며 그 사이의 반도체 기판(10) 위에는 산화막(30)이 형성되어 있으며, 산화막(30) 위에는 게이트 패턴(40)과 격벽(44)이 형성되어 있다. 격벽(44)은 게이트 패턴(40)의 양 측면에 부착되어 있다. 격벽(44) 밑면의 반도체 기판(10)에는 LDD 영역(22,26)이 형성되어 있고, 이 LDD 영역(22,26)은 각각 소스 영역(20)과 드레인 영역(24)에 접하고 있다.
소스 영역(20)과 드레인 영역(24), 그리고 게이트 패턴(40)의 표면에는 샐리사이드막(50)이 형성되어 있고, 소스 영역(20), 드레인 영역(24), 게이트 패턴(40) 표면에는 각 표면의 중앙 부분이 노출되도록 식각되어 있는 절연막(60)이 형성되어 있다. 이 절연막(60)은 게이트 패턴(40)의 측면에 부착되어 있는 격벽(44)을 에워싸고 있다. 소스 영역(20), 드레인 영역(24), 게이트 전극(40) 표면의 중앙 부분에는 각 금속 전극(70)이 형성되어 있으며, 각 금속 전극(70)은 서로 간격을 두어 서로 전기적으로 절연되어 있다.
제2도의 (a)와 (b)는 종래의 반도체 장치의 LDD 구조를 형성하는 과정을 그 공정 순서에 따라 도시한 단면도이다.
제2도의 (a)에서와 같이, 반도체 기판(10) 위에 얇은 제1산화막(30)을 형성한 다음, 폴리실리콘층을 침적하고, 사진 식각하여 게이트 패턴(40)을 형성한다. 반도체 기판(10)에 저농도로 이온을 주입하고, 반도체 기판(10)에 제2산화막(42)을 형성한다. 주입한 이온은 확산하여 LDD 영역(22,26)을 형성한다. LDD 영역(22,26)은 확산 과정에서 게이트 패턴(40)과 약간 겹쳐지게 된다.
제2도의 (나)와 같이,
반도체 기판(10)에 형성되어 있는 제2산화막(42)을 사진식각하여 게이트 패턴(40)의 측면에 부착되는 격벽(44)을 형성한다. 이 때 반도체 기판(10)에 형성되어 있던 제1산화막(30)도 식각된다.
반도체 기판(10)에 이온을 고농도로 주입하고 확산하여, 소스 영역(20)과 드레인 영역(24)을 형성한다. 이 때 고농도의 이온은 격벽(44)을 마스크로 하여 확산하므로 소스 영역(20)과 드레인 영역(24)은 격벽을 경계로 하여 LDD 영역(22,26)과 접하게 된다.
이러한 종래의 반도체 장치와 그 제조 방법에서는 게이트와 겹쳐진 LDD 구조를 포함함으로써, 핫 캐리어 신뢰성이 높게 된다.
그러나, 이러한 종래의 반도체 장치와 그 제조 방법에서는 큰 GIDL을 유발하고 겹쳐진 게이트와 드레인간의 정전 용량의 값이 높기 때문에 회로의 성능을 저하시킨다는 문제점을 가지고 있다. 또한 RIE(Reactive Ion Etch) 방식으로 격벽을 형성하므로 게이트 폴리의 두께가 격벽의 간격을 결정짓게 되고, 이 격벽의 간격이 LDD 영역의 크기를 결정짓게 된다. 따라서, 게이트 폴리의 두께를 낮추는 데에는 한계가 있다. 게이트 폴리의 두께를 낮추지 않음으로 해서 반도체 소자의 층이 쌓이면서, 단차가 높아지고, 결과적으로 금속 스텝 커버리지(metal step coverage)가 좋지 않게 된다는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 서브 마이크론급의 게이트 폴리를 형성하는 데에 있어서 자기 정합적으로 형성하고, 게이트 폴리를 형성하는 과정에서 생성되는 산화막층을 이용하여 격벽을 형성한다. 그럼으로써, 서브 미크론급의 게이트 폴리를 형성함과 동시에 충분한 LDD 영역을 확보하고, 게이트 폴리와 LDD 영역 사이에 비교적 두꺼운 산화막을 형성하여, 핫 캐리어 효과를 줄이고 신뢰성을 높이는 것과 동시에 GIDL을 억제하고 겹친 게이트와 드레인의 정전 용량을 최소화하는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 장치는,
제2도전형의 반도체 기판 위에 형성되어 있는 게이트 패턴,
게이트 패턴과 반도체 기판 위에 형성되어 있는 산화막,
게이트 패턴의 양 측면에 형성되어 있는 격벽,
격벽 밑면에 반도체 기판에 형성되어 있는 LDD 영역,
반도체 기판에 LDD 영역과 접하도록 형성되어 있는 제1도전형의 고농도 영역인 소스 영역과 드레인 영역
을 포함하고 있다.
또한, 본 발명에 의한 반도체 장치의 제조 방법은,
제2도전형의 반도체 기판의 표면에 얇은 제1산화막을 형성하고, 제1산화막위의 일부에 폴리실리콘을 층적하고, 폴리실리콘층을 제1도전형의 이온으로 고농도 도핑하는 제1단계,
폴리실리콘층 위에 얇은 제2산화막을 형성하고, 제2산화막 위에 질화막을 형성하는 제2단계,
폴리실리콘층과 제2산화막, 질화막을 사진식각하여 게이트 패턴을 형성하는 제3단계,
반도체 기판에 제1도전형의 이온을 저농도로 주입하는 제4단계,
확산하여 반도체 기판에 LDD 영역을 형성하고, 동시에 반도체 기판 표면에 두꺼운 제3산화막을 선택적으로 형성하는 제5단계,
제3산화막을 식각하여 게이트 패턴의 양 측면에 격벽을 형성하는 제6단계,
반도체 기판에 제1도전형의 이온을 고농도로 주입하여 소스 영역과 드레인 영역을 형성하는 제7단계
를 포함하고 있다.
본 발명에 따른 이러한 반도체 장치와 그 제조 방법에서는 서브 마이크론급의 게이트 폴리를 형성하는 데에 있어서 자기 정합적으로 형성하고, 게이트 폴리를 형성하는 과정에서 생성되는 산화막층을 이용하여 격벽을 형성한다. 그럼으로써, 서브 미크론급의 게이트 폴리를 형성함과 동시에 충분한 LDD 영역을 확보하고, 게이트 폴리와 LDD 영역 사이에 비교적 두꺼운 산화막을 형성하여, 핫 캐리어 효과를 줄이고 신뢰성을 높이는 것과 동시에 GIDL을 억제하고 겹친 게이트와 드레인의 정전 용량을 최소화하게 된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 장치의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제3도는 본 발명의 실시예에 의한 반도체 장치의 단면도이다.
제3도에 도시한 바와 같이 본 발명의 실시예에 의한 반도체 장치는, P형의 반도체 기판(10)(혹은 반도체 기판에 형성되어 있는 P형 우물)에 소스 영역(20)과 드레인 영역(24)이 서로 간격을 두고 형성되어 있으며, 소스 영역(20)과 드레인 영역(24)에 접하는 LDD 영역(22,26)이 형성되어 있다. 각 LDD 영역(22,26) 또한 서로 간격을 두고 있다.
LDD 영역(22,26) 사이의 반도체 기판(10) 위에는 얇은 산화막(30)이 형성되어 있으며, 산화막(30) 위에는 게이트 패턴(40)이 형성되어 있다. 게이트 패턴(40)의 양 측면에는 산화막 격벽(44)이 형성되어 있으며, 격벽(44)은 산화막(30)과 접하고 있고, 또한 격벽(44)의 밑면은 LDD 영역(22,26)과 접하고 있다.
게이트 패턴(40)과 소스-드레인 영역(20, 24)의 표면에는 샐리사이드막(50)이 형성되어 있다.
소자 분리를 위하여 필드 산화막이 형성되어 있을 수도 있는데, 이 때 필드 산화막은 소스-드레인(20, 24) 확산 영역의 표면의 일부에 형성되며, 그 외의 부분에 샐리사이드막(50)이 형성된다.
게이트 패턴(40) 표면의 샐리사이드막(50)의 일부와 격벽(44), 그리고 소스-드레인 영역(20, 24)의 샐리사이드막(50)의 일부는 BPSG막(60)으로 싸여 있다. 이 때 게이트 패턴(40)과 소스-드레인 영역(20, 24)의 중앙 부분은 샐리사이드막(50)이 노출되어 있다.
게이트 패턴(40)과 소스-드레인 영역(20, 24)의 중앙 부분에는 금속 전극(70)이 형성되어 있고, 각 금속 전극(70)은 간격을 두고 형성되어 서로 전기적으로 절연 상태에 있다.
제4도의 (a) 내지 (d)는 본 발명에 의한 반도체 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
제4도의 (a)에서와 같이, 반도체 기판(10)(혹은 반도체 기판에 형성되어 있는 P형 우물) 위에 얇은 제1산화막(30)을 70-150Å 정도 형성한 후, 그 위에 폴리실리콘층을 약 1000-2000Å 정도 증착하고, N형의 이온으로 고농도 도핑한다. 다음, 다시 얇은 제2산화막(46)을 70-150Å 정도로 형성한 후 질화막(48)을 500-1500Å 정도 증착한다. 그리고, 질화막(48), 제2산화막(46), 폴리실리콘층을 사직식각하여 게이트 패턴(40)을 형성하고, 큰 경사각(large-tilt-angle)으로 기판(10)에 이온을 주입하고, 회전시킨다. 이온 주입시 기판(10)을 회전을 시킴으로 해서 새도우(shadow) 효과를 방지한다. 이때의 이온 주입 조건은 주입 이온은 인이고, 도즈 1E12-2E13/cm2정도이며, 에너지는 60-100keV이다. 도면의 화살표가 이온을 주입하는 것을 의미한다.
소자 분리를 위한 필드 산화막을 형성할 수도 있는데, 이 경우는 통상의 선택 산화법으로 필드 산화막을 형성한다.
제4도의 (b)에서와 같이, 확산을 통하여 LDD 영역(22,26)을 형성한다. 이 때의 확산 분위기는 온도 900-950℃이고, 산소(O2) 분위기에서 건식으로 하며, 일부 시간동안은 습식으로 진행한다. 이 결과로, 게이트 패턴(40)의 크기가 결정되고 제3산화막(42)이 형성되게 된다. 조건을 조절하여 산화막(42)의 두께 1000-2000Å 정도로 형성한다. 이 때 질화막(48)과의 경계 부근에 산화막이 과도하게 성장하여 생긴 버즈 비크(bird's beak) 수준은 0.1-0.3μm 정도가 된다. 그리고, 게이트 패턴(40)을 약 1㎛로 형성할 경우 유효 게이트 길이는 0.4μm 까지 확보할 수 있다. 본 발명의 기술에 이하여 유효 게이트 길이를 0.2-0.3μm정도까지 확보할 수 있다. 따라서 공정은 최적 조건에 따라 공정을 진행한다.
제4도의 (c)에서와 같이, 게이트 패턴(40) 위에 형성되어 있는 질화막(48)을 마스크로 하여 산화막(42)을 건식 식각하여 격벽(44)을 형성한다. 이 때 질화막(48) 아래의 산화막(42)이 그대로 남게 되므로, 버즈 비크가 형성된 부분이 포함된 격벽(44)이 형성되며, 격벽(44)의 단면은 종래의 기술에 의한 단면과는 달리 반도체 기판(10)의 표면에 수직하게 된다.
다음, 소스 영역(20), 드레인 영역(24)을 형성하기 위하여 비소(As) 이온을 고농도로 주입한다.
제4도의 (d)에서와 같이, 질화막(48)과 게이트 패턴 위에 남아 있는 제2산화막을 제거하고, 게이트 패턴(40)과 소스-드레인 영역(20, 24)에 전극 저항 및 콘택 저항을 낮추기 위하여 샐리사이드막(50)을 형성한다. 신터링(sintening)은 약 900℃ 범위의 온도에서 불활성 기체 분위기에서 진행한다.
이후의 공정은 통상의 MOS 트랜지스터 제조 공정과 유사하다. UDO(undoped oxide)와 BPSG를 침적하여 절연막(60)을 형성하고 다음 콘택을 형성하고, 알루미늄(Al)을 증착하여 금속 배선(70)을 형성하면 일련의 제조 공정이 끝나게 된다.
따라서, 본 발명에 따른 반도체 장치는 서브 미크론급의 게이트 폴리를 형성함과 동시에 충분한 LDD 영역을 확보하고, 게이트 폴리와 LDD 영역 사이에 비교적 두꺼운 산화막을 형성하여, 핫 캐리어 효과를 줄이고 신뢰성을 높이는 것과 동시에 GIDL을 억제하고 겹친 게이트와 드레인이 정전 용량을 최소화하는 효과가 있다.

Claims (17)

  1. 제2도전형의 반도체 기판 위에 형성되어 있는 게이트 패턴, 상기 게이트 패턴과 상기 반도체 기판 사이에 형성되어 있는 산화막, 상기 게이트 패턴의 양 측면에 단차를 가지고 형성되어 있으며, 상기 단차의 윗면에 버즈 비크를 가지는 격벽, 상기 격벽 밑면의 반도체 기판에 형성되어 있는 LDD 영역, 상기 반도체 기판에 상기 LDD 영역과 접하도록 형성되어 있는 제1도전형의 고농도 영역인 소스 영역과 드레인 영역을 포함하는 반도체 장치.
  2. 제1항에서, 상기 게이트 패턴의 표면과 상기 소스 영역, 상기 드레인 영역의 표면에 샐리사이드막이 형성되어 있는 반도체 장치.
  3. 제1항에서, 상기 격벽을 에워싸고, 상기 게이트 패턴과 상기 소스-드레인 영역의 표면의 일부에 부착되어 있는 절연막을 더 포함하는 반도체 장치.
  4. 제3항에서, 상기 소스-드레인 영역의 표면의 샐리사이드막과 상기 게이트 영역 표면의 샐리사이드막 위에 형성되어 있는 금속 전극을 더 포함하는 반도체 장치.
  5. 제2도전형의 반도체 기판의 표면에 얇은 제1산화막을 형성하고, 제1산화막 위에 폴리실리콘을 증착하고, 제1도전형으로 고농도 도핑하는 제1단계, 상기 폴리실리콘층 위에 얇은 제2산화막을 형성하고, 상기 제2산화막 위에 질화막을 형성하는 제2단계, 상기 폴리실리콘층과 상기 제2산화막, 상기 질화막을 사진식각하여 게이트 패턴을 형성하는 제3단계, 상기 반도체 기판에 제1도전형의 이온을 저농도로 주입하는 제4단계, 확산으로 상기 반도체 기판에 LDD 영역을 형성하고, 동시에 상기 반도체 기판 표면 및 상기 폴리실리콘층 측면에 두꺼운 제3산화막을 선택적으로 형성하는 제5단계, 상기 제3산화막을 식각하여 상기 게이트 패턴의 양 측면에 격벽을 형성하는 제6단계, 상기 반도체 기판에 제1도전형의 이온을 고농도로 주입하여 소스 영역과 드레인 영역을 형성하는 제6단계를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에서, 상기 제1산화막을 형성하고, 상기 게이트 패턴을 형성하기 전에 상기 반도체 기판에 제2도전형의 우물을 형성한 다음, 제2도전형의 우물 위에 상기 제1산화막과 상기 게이트 패턴을 형성하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에서, 상기 제1산화막을 70-150Å의 두께로 형성하는 반도체 장치의 제조 방법.
  8. 제5항 또는 제6항에서, 상기 폴리실리콘을 1000-2000Å의 두께로 증착하는 반도체 장치의 제조 방법.
  9. 제5항 또는 제6항에서, 상기 제2산화막을 70-150Å의 두께로 형성하는 반도체 장치의 제조 방법.
  10. 제5항 또는 제6항에서, 상기 질화막을 500-1500Å의 두께로 형성하는 반도체 장치의 제조 방법.
  11. 제5항 또는 제6항에서, 상기 반도체 기판에 제1도전형의 이온을 저농도로 주입하는 제4단계에서, 이온 주입시, 큰 경사각으로 주입하면서, 반도체 기판을 회전시키는 방법으로 진행하는 반도체 장치의 제조 방법.
  12. 제5항 또는 제6항에서, 상기 제1도전형의 이온을 저농도로 주입하는 제4단계에서, 이온 주입의 조건으로 인 이온을 도즈 1E12-2E13/cm2이고, 에너지는 60-100keV으로 주입하는 반도체 장치의 제조 방법.
  13. 제5항 또는 제6항에서, 확산으로 LDD 영역과 제3산화막을 동시에 형성하는 제5단계에서, 확산을 900-950℃의 온도에서, 건조한 산소 기체 분위기에서 진행하고, 또 습한 산소 기체 분위기에서 진행하는 반도체 장치의 제조 방법.
  14. 제5항 또는 제6항에서, 상기 제3산화막은 상기 제3산화막 위에 버즈 비크를 포함하도록 형성하는 반도체 장치의 제조 방법.
  15. 제14항에서, 상기 제3산화막은 1000-2000Å의 두께로 형성하며, 상기 버즈 비크의 수준을 0.1-0.3μm로 형성하는 반도체 장치의 제조 방법.
  16. 제5항 또는 제6항에서, 상기 소스-드레인 영역을 형성한 다음 상기 질화막과 상기 게이트 패턴 위에 남아 있는 상기 제2산화막을 제거하고, 상기 게이트 패턴의 표면과 상기 소스-드레인 영역의 표면에 샐리사이드막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 제1항에서, 상기 샐리사이드막을 형성하는 신터링의 온도는 850-950℃, 분위기는 불활성 기체 분위기에서 진행하는 반도체 장치의 제조 방법.
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