KR910006852A - 메모리 제어 시스템 및 방법 - Google Patents

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KR910006852A KR1019900014936A KR900014936A KR910006852A KR 910006852 A KR910006852 A KR 910006852A KR 1019900014936 A KR1019900014936 A KR 1019900014936A KR 900014936 A KR900014936 A KR 900014936A KR 910006852 A KR910006852 A KR 910006852A
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시이 슈밋트 케니스
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원본미기재
엔시이아아르 코오포레이션
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Abstract

내용 없음

Description

메모리 제어 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예에 따른 메모리 제어 시스템의 블럭도.
제2도는 제1도에 도시된 FIFO 제어기의 블럭도.

Claims (7)

  1. 판독어드레스를 수신하기 위한 제1어드레스 포트를 갖춘 이중 포트식 랜덤 액세스메모리와 판독 신호를 수신하여 이 신호에 응답해서 상기 포트에 판독 어드레스를 제공하고, 상기 랜덤 액세스 메모리로 부터 판독된 데이타 전송시 에러 존재 여부를 지시하는 제1및 제2신호들을 각기 수신하고, 전송 에러가 존재하는 최종 데이타 요소의 어드레스를 상기 포트에 제공하기 위한 제어기를 구비한 것을 특징으로 하는 메모리 제어 시스템
  2. 메모리부터 개별적으로 어드레스 가능한 데이타 요소의 제1시퀀스(d1, d2, ...dn)를 재전송하는 제1수단과 데이타 요소의 제2시퀀스(di,di+1,....dn)(여기서 di는 전송 에러가 있는 상기 제1시퀀스의 제1데이타요소)를 상기 메모리로 부터 재전송하는 제2수단을 구비하는 것을 특징으로 하는 메모리 제어 시스템.
  3. 제2항에 있어서, 상기 제1수단은 판독 신호를 수신하고 판독될 다음 데이타 요소의 어드레스를 발생시키기 위해 상기 메모리에 접속된 제1계수기를 포함하는 것을 특징으로 하는 메모리 제어 시스템.
  4. 제3항에 있어서, 상기 제2수단은 상기 메모리로부터 판독된 최종 데이타 요소의 어드레스를 전송 에러없이 갱신시키는 제2계수기를 포함하는 것을 특징으로 하는 시스템.
  5. 제4항에 있어서, 상기 제2계수기는 판독된 각 데이타 요소의 신호를 전송 에러없이 수신하는 것을 특징으로 하는 시스템.
  6. 제5항에 있어서, 전송 에러를 지시하는 신호에 응답해서 상기 제2계수기의 출력을 상기 제1계수기에 접속시키는 회로를 아울러 구비하는 것을 특징으로 하는 시스템.
  7. 메모리에서 선택된 데이타 요소를 재전송하는 방법에 있어서, 상기 메모리로부터 개별적으로 어드레스 가능한 데이타 요소의 제1시퀀스(d1, d2, ...dn)를 판독하는 단계.
    각 데이타 요소가 전송 에러없이 판독 되었는지의 여부를 나타내는 제1및 제2신호를 제공하는 단계 및 데이타 요소의 제2시퀀스(di,di+1,....dn)(여기서 di는 전송 에러가 존재하는 상기 제1시퀀스의 제1데이타 요소임)를 재전송하는 단계를 구비한 것을 특징으로 하는 데이타 요소의 재전송 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900014926A 1989-09-21 1990-09-20 압축공기 분출용 오리피스경 측정기구 KR930008561B1 (ko)

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US07/410,773 US5283763A (en) 1989-09-21 1989-09-21 Memory control system and method

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KR930008561B1 KR930008561B1 (ko) 1993-09-09

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US5283763A (en) 1994-02-01
KR930008561B1 (ko) 1993-09-09
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