KR970003208A - 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 - Google Patents

고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
고속동작을 하는 반도체 메모리 장치
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 고속 메모리 장치의 동작에서 데이타 비트간의 스큐(Skew)로 인한 속도의 손실을 최소화하는 메모리회로 배치구조와 고대역폭(High bandwidth)을 구현하는 반도체 메모리 장치에서 종래보다 상대적으로 작은 회로 배치 면적 및 회로 동작시의 적은 전력소모를 가지게 하는 메모리 회로 배치 구조를 나타낸다.
3. 발명의 해결방법의 요지
본 발명은 메모리 쎌들이 나열되어 구성한 적어도 네개 이상의 메모리 쎌 어레이 블러과 상기 메모리 쎌 어레이 블럭 각각의 내부에 위치되어 워드라인 및 비트라인을 각각 제어하는 로우 디코더 및 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭의 데이타를 입출력하는 입출력 라인과, 상기 입출력 라인에 접속되어 상기 데이타의 입출력을 제어하고 구동하는 입출력 수단과, 하나의 메모리 쎌 어레이블럭의 상기 입출력 수단과 상기 메모리 쎌 어레이 블럭과 수직방향으로 위치한 또다른 메모리 쎌 어레이 블럭의 입출력 수단사이에 존재하여 데이타를 전송하는 제1데이타 라인과, 수평방향으로 위치한 두개 이상의 메모리 쎌 어레이 블럭의 제1데이타 라인들을 서로 연결하여 데이타를 전송하는 제2데이타라인과, 상기 제2데이타라인에 접속되어 상기 데이타를 센싱하여 증폭하는 센스 앰프와, 상기 센스 앰프와 접속되어 외부 리드 프레임으로 출력하는 데이타 출력수단을 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.

Description

고속동작을 위한 회로 배치 구조를 가지는 반동체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 데이타 경로 및 회로 배치를 나타낸 도면.

Claims (7)

  1. 메모리 쎌들이 나열되어 구성한 적어도 네개이상의 메모리 쎌 어레이 블럭과 상기 메모리 쎌 어레이 블럭 각각의 내부에 위치되어 워드라인 및 비트라인을 각각 제어하는 로우 디코더 및 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭의 데이타를 입출력하는 입출력 라인과, 상기 입출력라인에 접속되어 상기 데이타의 입출력을 제어하고 구동하는 입출력 수단과, 하나의 메모리 쎌 어레이 블럭의 상기 입출력 수단과 상기 메모리 쎌 어레이 블럭과 수직방향으로 위치한 또다른 메모리 쎌 어레이 블럭의 입출력 수단사이에 존재하여 데이타를 전송하는 제1데이타 라인과, 수평방향으로 위치한 두개이상의 메모리 쎌 어레이 블럭의 제1데이타 라인들을 서로 연결하여 데이타를 전송하는 제2데이타 라인과, 상기 제2데이타 라인에 접속되어 상기 데이타를 센싱하여 증폭하는 센스앰프와, 상기 센스앰프와 접속되어 외부 리드 프레임으로 출력하는 데이타 출력수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 입출력 수단은 입출력 스위치와 입출력 구동기로 구성함을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 데이타 출력수단은 데이타 입출력 버퍼와 데이타 출력 패드로 구성함을 특징으로 하는 반도체 메모리 장치.
  4. 메모리 쎌들이 나열되어 구성하고 패드층을 기준으로 상하로 수직배치된 적어도 두개 이상의 메모리 쎌어레이 블럭과 상기 메모리 쎌 어레이 블럭 각각의 내부에 위치되어 비트라인을 제어하는 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭의 데이타를 입출력하는 입출력 라인과, 상기입출력 라인에 접속되어 상기 데이타의 입출력을 제어하고 구동하는 입출력 수단과, 하나의 메모리 쎌 어레이 블럭의 상기 입출력 수단과 상기 메모리 쎌 어레이 블럭과 수직방향으로 위치한 또 다른 메모리 쎌 어레이블럭의 입출력 수단 사이에 존재하여 데이타를 전송하는 제1데이타 라인과, 수평방향으로 위치한 두개 이상의 메모리 쎌 어레이 블럭의 제1데이타 라인들을 서로 연결하여 데이타를 전송하는 제2데이타 라인을 구비하고 상기 제1데이타 라인이 패드층사이로 상기 메모리쎌 어레이 블럭의 입출력 수단을 연결하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 입출력 수단은 센스 앰프와 라이트 드라이버로 구성됨을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 데이타 출력수단은 데이타 입출력 버퍼와 데이타 출력 패드로 구성함을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 메모리 쎌 어레이 블럭은 4개 또는 8개 이상으로 구성함을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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