CN1099119C - 呈电路阵列结构供高速操作的半导体存储器 - Google Patents

呈电路阵列结构供高速操作的半导体存储器 Download PDF

Info

Publication number
CN1099119C
CN1099119C CN96108291A CN96108291A CN1099119C CN 1099119 C CN1099119 C CN 1099119C CN 96108291 A CN96108291 A CN 96108291A CN 96108291 A CN96108291 A CN 96108291A CN 1099119 C CN1099119 C CN 1099119C
Authority
CN
China
Prior art keywords
data
memory cell
cell array
circuit
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN96108291A
Other languages
English (en)
Other versions
CN1147675A (zh
Inventor
柳济焕
李中和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1147675A publication Critical patent/CN1147675A/zh
Application granted granted Critical
Publication of CN1099119C publication Critical patent/CN1099119C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体存储器，至少有四个存储单元阵列块，它们由存储单元、行和列解码器阵列构成，以分别控制阵列块内的字线和位线。该存储器包括：输入/输出线路；输入/输出装置，供控制和驱动数据的输入/输出；第一数据线路，供传输数据；第二数据线路，连接至少两个阵列块的第一数据线路来传输数据；数据读出放大器，供读出和放大数据；数据输出装置，用以将放大的数据输出给外引线架。本发明可以制取总面积和耗电量小的半导体存储器。

Description

呈电路阵列结构供高速操作的半导体存储器
本发明涉及半导体存储器，更具体地说，涉及一种能最大限度减少高速存储器工作过程中因数据位不齐而引起的速度上的损失且缩小存储电路阵列大小的存储电路阵列结构。
这项关于存储电路阵列结构的专利申请是根据韩国专利申请18291/1995号提出的，这里也把该专利申请包括进来，供各种用途参考。
通常，半导体存储器特别是动态随机存取存储器(RAM)，其体积随着存储器容量的增加而大幅度扩大。工艺技术的发展使总线的宽度显著减小，从而增加了存储电路在技术上的负担。尽管如此，在未来的存储器技术领域中，对高速的、耗电量小、字节宽的产品的需求将会不断增长。作为对这种趋势的回应，各色各样的存储器结构与连同提高性能有关的各种技术都在不断地发展。
图1示出了一般技术的数据通路和电路阵列。参看图1，图中示出了存储单元阵列块100、配置在两存储单元阵列之间的列解码器40、朝各存储单元阵列块的芯片中心部分配置的行解码器30、配置在存储单元阵列块100水平方向中心右侧的数据输入/输出缓冲器4、和数据读出放大器及数据输入驱动器2，该放大器及驱动器2将各个或多个数据/输入线路1与开关装置20连接起来。输出数据线路3一直敷设到芯片的中心，与开关装置20连接。这样，一段或几段数据就传送到与数据输入/输出缓冲器4连接的数据总线5上。
在这种结构的存储器中，当由存储单元阵列块100两侧边的各单元存取数据时，两段数据之间传输速度上的差别随着存储芯片容量的增加明显变大。此外，由于各个或多个与存储单元阵列块100构制在一起的数据输入/输出线路1都配有数据读出放大器2，因而大大增加了存储电路阵列的面积。另外，为扩大带宽而在存储单元阵列中同时输出多段数据时，必然需要扩大电路阵列的面积从而增加了耗电量。
因此，本发明的目的是提供一种能最大限度减小高速存储器工作时传输速度因数据位之间不齐引起损失的存储电路阵列结构。
本发明的另一个目的是提供一种在电路工作过程中无论在耗电量方面和电路阵列的面积方面都比高带宽半导体器件中一般技术小的存储电路阵列结构。
因此，为达到上述目的，本发明提供的半导体存储器至少有四个存储单元阵列块，它们由多个存储单元和行解码器及列解码器排成阵列构成，用以分别控制配置在各存储单元阵列块内的字线和位线，所述半导体存储器包括：输入/输出线路，供输入/输出存储单元阵列块的数据；输入/输出装置，与输入/输出线路相连接，供控制和驱动数据的输入/输出；第一数据线路，供传输数据用，配置在一个存储单元阵列块的输入/输出装置与另一个垂直于所述一个存储单元阵列块配置的存储单元阵列块的输入/输出装置之间；第二数据线路，用以通过连接在水平方向配置的至少两个存储单元阵列块的第一数据线路来传输数据；数据读出放大器，与第二数据线路连接，供读出和放大数据用；和数据输出装置，与数据读出装置连接，用以将放大后的数据输出给外引线架。
图1是一般技术的数据通路和电路阵列示意图。
图2是本发明的数据通路和电路阵列示意图。
参看图2，图中示出了存储单元阵列块200。行解码器30配置在两个存储单元阵列之间，供控制字线用；列解码器40配置在各存储单元阵列芯片的中心部分，从而最大限度地缩短了垂直配置的输入/输出线路7的数据通路。分别由这两个存储单元阵列块构成的至少四个构件围绕芯片的中心部分配置。芯片中心左右两侧的各存储单元阵列块构件都有各自的数据输出小缓冲器(DO)，这是本发明的特点。
此外，与数据读出放大器和各输入/输出线路相连接的一般技术相比，本发明设置了在读出过程中起作用的开关装置和在写入过程中起作用的输入/输出驱动器。输入/输出开关和输/输出驱动器8在各存储单元阵列块200中处于同样的位置，与第一数据线路20连接，然后构成这样一种形式的第二数据线组6：第二数据线路15偏移一定距离，沿芯片中心部分的水平方向取向。这样可以有效地最大限度减小两独立数据线路20之间传输速度的差异。
此外，通过将数据读出放大器9和数据输入/输出缓冲器及输出小缓冲器100配置在第二数据线路15的各中心部分，大大减小了各数据输出小缓冲器之间在数据存取时间上的差异。存储单元阵列块制成上述结构，多个存储单元按行地址和列地址选取的数据就可以加到输入/输出线路7上。这时，只有一个输入/输出开关和输入/输出驱动器8按地址而起作用，从而将输入/输出线路7与垂直第一数据线路20连接起来，使数据可以传输给数据读出放大器9。因此，由于一个数据读出放大器9共用四个或多个配置在各存储单元阵列块的输入/输出线路7，且有选择地按地址输入信息连接，因而数据读出放大器9在整个存储芯片中的数目比一般技术的减少了3/4。
鉴于未来半导体存储器的发展趋势是在诸如同步DRAM之类可以同时读/写大量数据的存储器中实现高带宽，因而配置在存储单元阵列中的输入/输出线路其数量会大幅度增加。于是，随着输入/输出线路数量的增加，需要象输入/输出读出放大器或输入/输出驱动器之类的输入/输出线路控制电路。所以，在高带宽的半导体存储器中，本发明具有这样的作用，即可以制取总面积较小，电路工作期间耗电量小的半导体存储器。
不言而喻，本发明并不局限于本说明书所公开的作为本发明最佳实施例的特殊实施例，除所附权利要求书中所述之外，本发明不局限于本说明书所举的一些具体实施例。

Claims (7)

1.一种半导体存储器，至少有四个存储单元阵列块，它们由多个存储单元和行解码器及列解码器排成阵列构成，用以分别控制配置在各存储单元阵列块内的字线和位线，所述半导体存储器包括：
输入/输出线路，供输入/输出所述存储单元阵列块的数据；
输入/输出装置，与所述输入/输出线路相连接，供控制和驱动数据的输入/输出；
数据读出放大器，供读出和放大数据用；
数据输出装置，与所述数据读出装置连接，用以将放大后的数据输出给外引线架；其特征在于，该半导体存储器还包括：
第一数据线路，供传输数据用，配置在一个存储单元阵列块的所述输入/输出装置与另一个垂直于所述一个存储单元阵列块配置的存储单元阵列块的所述输入/输出装置之间；
第二数据线路，用以通过连接在水平方向配置的至少两个存储单元阵列块的所述第一数据线路来传输数据；
其中，所述数据读出放大器与所述第二数据线路连接。
2.如权利要求1所述的半导体存储器，其特征在于，所述输入/输出装置由一个输入/输出开关和一个输入/输出驱动器组成。
3.如权利要求1所述的半导体存储器，其特征在于，所述数据输出装置由一个数据输入/输出出缓冲器和一个数据输出小缓冲器组成。
4.一种半导体存储器，至少有两个存储单元阵列块，它们由多个排成阵列的存储单元构成，并垂直于一个小缓冲器层，还有一个列解码器，供控制配置在各所述存储单元阵列块内的位线，所述半导体存储器包括：
输入/输出线路，供输入/输出所述存储单元阵列块的数据；
输入/输出装置，与所述输入/输出线路相连接，供控制和驱动数据的输入/输出；
其特征在于，所述半导体存储器还包括：
第一数据线路，供传输数据用，配置在一个存储单元阵列块的所述输入/输出装置与另一个垂直于所述一个存储单元阵列块配置的存储单元阵列块的所述输入/输出装置之间；
第二数据线路，用以通过连接在水平方向配置的至少两个存储单元阵列块的所述第一数据线路来传输数据；
其中所述第一数据线路与所述小缓冲器层之间的所述存储单元阵列块的所述输入/输出装置连接。
5.如权利要求4所述的半导体存储器，其特征在于，所述输入/输出装置由一个数据读出放大器和一个写入驱动器组成。
6.如权利要求4所述的半导体存储器，其特征在于，所述数据输出装置由一个数据输入/输出缓冲器和一个数据输出小缓冲器组成。
7.如权利要求4所述的半导体存储器，其特征在于，它包括至少4个或8个所述存储单元阵列块。
CN96108291A 1995-06-29 1996-06-29 呈电路阵列结构供高速操作的半导体存储器 Expired - Fee Related CN1099119C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR18291/1995 1995-06-29
KR18291/95 1995-06-29
KR1019950018291A KR0164391B1 (ko) 1995-06-29 1995-06-29 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
CN1147675A CN1147675A (zh) 1997-04-16
CN1099119C true CN1099119C (zh) 2003-01-15

Family

ID=19418858

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96108291A Expired - Fee Related CN1099119C (zh) 1995-06-29 1996-06-29 呈电路阵列结构供高速操作的半导体存储器

Country Status (7)

Country Link
US (1) US5657265A (zh)
EP (1) EP0753856B1 (zh)
JP (1) JP2828955B2 (zh)
KR (1) KR0164391B1 (zh)
CN (1) CN1099119C (zh)
DE (1) DE69614947T2 (zh)
TW (1) TW358946B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW340225B (en) * 1996-08-09 1998-09-11 Townsend & Townsend & Crew Llp HIgh-speed video frame buffer
US5854770A (en) * 1997-01-30 1998-12-29 Sgs-Thomson Microelectronics S.R.L. Decoding hierarchical architecture for high integration memories
JP3992781B2 (ja) * 1997-04-15 2007-10-17 富士通株式会社 半導体記憶装置
JP3235544B2 (ja) * 1997-10-29 2001-12-04 日本電気株式会社 半導体記憶装置
US6072743A (en) * 1998-01-13 2000-06-06 Mitsubishi Denki Kabushiki Kaisha High speed operable semiconductor memory device with memory blocks arranged about the center
KR100363079B1 (ko) * 1999-02-01 2002-11-30 삼성전자 주식회사 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
KR100335486B1 (ko) * 1999-03-22 2002-05-04 윤종용 다수개의 스택형 뱅크들에 공유되는 데이터 입출력 라인의 구조를 갖는 반도체 메모리 장치
JP4989821B2 (ja) * 2001-02-06 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4633958B2 (ja) * 2001-05-07 2011-02-16 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ
KR100512934B1 (ko) * 2002-01-09 2005-09-07 삼성전자주식회사 반도체 메모리 장치
US6711068B2 (en) * 2002-06-28 2004-03-23 Motorola, Inc. Balanced load memory and method of operation
KR100614660B1 (ko) * 2005-06-01 2006-08-22 삼성전자주식회사 반도체 기억 장치의 데이터 라인 및 그 형성방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3073991B2 (ja) * 1988-04-19 2000-08-07 セイコーエプソン株式会社 半導体記憶装置
JPH0772991B2 (ja) * 1988-12-06 1995-08-02 三菱電機株式会社 半導体記憶装置
DE58907014D1 (de) * 1989-11-24 1994-03-24 Siemens Ag Halbleiterspeicher.
JP2519593B2 (ja) * 1990-10-24 1996-07-31 三菱電機株式会社 半導体記憶装置
EP0544247A3 (en) * 1991-11-27 1993-10-20 Texas Instruments Inc Memory architecture
JP3068352B2 (ja) * 1992-12-01 2000-07-24 日本電気株式会社 半導体メモリ
JPH07130163A (ja) * 1993-11-01 1995-05-19 Matsushita Electron Corp 半導体メモリ
JP2785655B2 (ja) * 1993-11-01 1998-08-13 日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
CN1147675A (zh) 1997-04-16
KR0164391B1 (ko) 1999-02-18
TW358946B (en) 1999-05-21
US5657265A (en) 1997-08-12
EP0753856B1 (en) 2001-09-05
EP0753856A3 (en) 1998-11-04
DE69614947T2 (de) 2002-04-11
EP0753856A2 (en) 1997-01-15
JP2828955B2 (ja) 1998-11-25
DE69614947D1 (de) 2001-10-11
JPH0917979A (ja) 1997-01-17
KR970003208A (ko) 1997-01-28

Similar Documents

Publication Publication Date Title
JP3135795B2 (ja) ダイナミック型メモリ
US5499215A (en) Semiconductor memory
CN1099119C (zh) 呈电路阵列结构供高速操作的半导体存储器
US6717833B2 (en) Semiconductor device
US4590588A (en) Monolithic semiconductor memory
US20070041258A1 (en) Semiconductor memory device for reducing cell area
JP3850938B2 (ja) 半導体メモリ装置
KR0158112B1 (ko) 다수개의 뱅크들을 가지는 반도체 메모리 장치
KR100310992B1 (ko) 멀티 뱅크 메모리 장치 및 입출력 라인 배치방법
US5586076A (en) Semiconductor memory device permitting high speed data transfer and high density integration
US20040156259A1 (en) Semiconductor memory device
KR100486221B1 (ko) 입출력라인을공유한복수개의메모리뱅크를구비한메모리장치
US6628536B2 (en) Semiconductor memory device
JP3222545B2 (ja) 半導体記憶装置
KR100369877B1 (ko) 반도체 기억장치와 그 데이터 전송방법
KR100314129B1 (ko) 데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터입출력 라인 배치방법으로 구현된 반도체 메모리 장치
US6529402B1 (en) Low power static memory
US11881256B2 (en) Semiconductor memory device and method of controlling load of global input-output lines of the same
KR100622764B1 (ko) 분할된 입/출력 라인 구조를 갖는 반도체 메모리 장치
JP2008146734A (ja) 半導体記憶装置
KR100512834B1 (ko) 반도체 기억 장치
KR100331276B1 (ko) 디램의 회로배치
JPH06103778A (ja) 半導体記憶装置
JP2000123567A (ja) 半導体装置
JPH06131873A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030115

Termination date: 20150629

EXPY Termination of patent right or utility model