KR960036055A - 반도체 메모리 - Google Patents

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KR960036055A
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cell array
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미요시 오쿠보
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가네꼬 하사시
닛폰 덴키 주식회사
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Abstract

소정의 번호(al. a2. b1. b2)로 메모리 셀 어레이 볼록(A1)의 다수의 메모리 셀을 수집하므로써 형성된 메모리 셀 열은 “al. b1. b2. a2”의 순서로 배열되며 메모리 셀 열(al과 a2)을 위한 워드 라인을 선택하는 행 디코더(D1)와 메모리 셀 열(b1 및 b2)을 위한 워드 라인을 선택하는 행 디토더가 메모리 셀 어레이 블록(A1)의 양측에 배열되며, 워드 라인은 접촉 영역(C1. C3. C2)을 지나 접속되고, 워드라인은 메모리 셀 열(al 및 b1)과 메모리 셀 열(b2 및 a2) 사이의 메모리 셀 각각의 사이에 영역(H1 및 H2)으로 분리되고, 디지탈 라인은 메모리 셀 열(al 및 b1)과 메모리 셀 열(b2 및 a2) 사이에서 서로 접속되고, 한 센스 증폭기 회로는 두 셀 사이의 매 피치마다 배열된다.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제1실시예를 개략적으로 도시하는 블록도.

Claims (9)

  1. 반도체 메모리에 있어서, 다른 메모리 셀 어레이 블록에서의 다수의 디지탈 라인이 각각 한 센스 증폭기 회로에 접속되는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 다수의 디지탈 라인이 상기 동일한 라인을 거쳐 접속되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 다수의 디지탈 라인에 접속된 메모리 셀이 다른 워드 라인에 접속되는 것을 특징으로 하는 반도체 메모리.
  4. 동일한 메모리 셀 어레이 블록에서의 다수의 디지탈 라인이 각각 한 센스 증폭기 회로에 접속되는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 메모리 셀 어레이 블록의 다수의 워드 라인을 각각 드라이빙 하는 행 디코더로서 기능하는 워드 라인 드라이빙 회로가 상기 메모리 셀 어레이 블록의 양측에 배열되고, 상기 워드 라인의 방향으로 나란히 놓인 한 그룹의 메모리 셀이 소정의 다수의 워드 라인에 접속되는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 다수의 디지탈 라인이 상기 동일한 신호 라인을 거쳐 접속되는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 센스 증폭기 회로가 제공된 메모리 셀 어레이 블록(a1 및 a2)의 소정의 번호의 메모리 셀을 포함하는 제1 및 제1메모리 셀 열과, 센스 증폭기 회로가 없는 제1 및 제2메모리 셀 열(b1 및 b2)은 a1. b1. b2. a2의 순서로 배열되거나, 또는 상기 메모리 셀 열은 다른 순서로 배열되며, 상기 메모이 셀 열(a1 및 b1)의 디지탈 라인은 서로 접속되고, 상기 메모리 셀 열(a2 및 b2)의 디지탈 라인은 서로 접속되는 것을 특징으로 하는 반도체 메모리.
  8. 제5항에 있어서, 다수의 메모리 셀 열이 소정의 번호마다 반복적으로 배열되므로 한 메모리 셀어레이 블록을 구성하는 것을 특징으로 하는 반도체 메모리.
  9. 제5항 또는 제6항에 있어서, 다수의 디지탈 라인이 상기 동일한 신호 라인을 지나 링으로 접속되는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960008242A 1995-03-30 1996-03-26 반도체 메모리 KR100259673B1 (ko)

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US5822238A (en) 1998-10-13

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