KR920010632A - 반도체 메모리 디바이스 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메모리 디바이스의 한실시예의 구성을 도시한 배선도,
제3도는 본 발명에 따른 메모리 디바이스의 한 대안적인 실시예의 구성을 개략적으로 도시한 도면.
Claims (49)
- 다수의 감지 증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트 라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드 라인의 교차부에서 배치된 각각의 다수의 메모리 쎌과, 상기 각 비트 라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 각 비트라인은 상기 전달게이트에 의해 다수의 구역으로 세분되어, 상기 워드 라인, 상기 메모리 쎌 및 상기 비트라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 그룹만큼 많이 배치된 ROW디코더를 더 포함하며, 각각의 상기 디코더는 각각의 상기 그룹에 대해 상기 디코더와 관련된 상기 그룹에 속하는 상기 워드라인에 접속되는 반도체 메모리 디바이스.
- 제2항에 있어서, 각각의 상기 그룹은 동수의 상기 워드 라인 및 동수의 상기 메모리 쎌을 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
- 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
- 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 그룹만큼 많이 배치된 ROW디코더를 더 포함하며, 각각의 상기 디코더는 각각의 상기 그룹에 대해 상기 디코더와 관련된 상기 그룹에 속하는 상기 워드라인에 접속되는 반도체 메모리 디바이스.
- 제2항에 있어서, 각각의 상기 그룹은 동수의 상기 워드 라인 및 동수의 상기 메모리 쎌을 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
- 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
- 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제2항에 있어서, 각각의 상기 그룹은 동수의 상기 워드 라인 및 동수의 상기 메모리 쎌을 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
- 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
- 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
- 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
- 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
- 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
- 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
- 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
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- 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
- 제10항에 있어서, 상기 메모리 블록은 상기 그룹의 갯수 만큼의 디코더를 가지며, 상기 디코더는 각 상기 그룹에서 이 그룹에 속하는 상기 워드 라인과 접속된 반도체 메모리 디바이스.
- 제11항에 있어서, 각 그룹은 동일한 워드라인 갯수와 동일한 쎌 갯수를 포함한 반도체 메모리 디바이스.
- 제6항에 있어서,각 메모리 쎌은 트랜지스터와 캐패시터를 갖는 반도체 메모리 디바이스.
- 제6항에 있어서, 각 전송게이트는 전계효과 트랜지스터를 갖는 반도체 메모리 디바이스.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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