KR960035627A - 고속의 반도체 메모리 시스템 - Google Patents

고속의 반도체 메모리 시스템 Download PDF

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KR960035627A
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히데오 도요시마
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가네꼬 하사시
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Abstract

데이터 경로의 차이에 의해 야기되는 상기 신호 지연 시간에서의 차이의 감소를 통해 상기 사이클 시간을 줄여 웨이브-파이프라인이 강화되는 반도체 메모리 시스템이 제공된다. 지연 회로가 어드레스 입력부의 데이터 출력부 사이에 더 작은 지연 시간을 가지는 신호 경로에 삽입되어, 웨이브 파이프라인 작동주파수를 강화하도록 상기 사이클 시간을 번갈아 줄이는 데이터 경로 길이의 차이에 의해 야기되는 신호 지연 시간에서의 차이를 줄인다. 달리, 더 작은 신호 경로 길이를 위한 감지 증폭기 및/또는 구동기의 신호 지연 시간을 증가시키도록 배열이 이루어질 수 있다. 다른 측면에서, 메모리 셀들 사이의 전압 강하의 최대 차이가 비트 라인을 위한 충전부의 상기 저항을 제어하여 감소된다.

Description

고속의 반도체 메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1 실시예에 따른 반도체 메모리 시스템의 개략도.

Claims (10)

  1. 입력 어드레스 신호를 순차적으로 수신하기 위한 입력 플립 플롭, 선택 신호를 발생시키도록 상기 입력 어드레스 신호 각각을 복호하기 위한 어드레스 복호기, 어레이에 배열된 다수의 메모리 셀을 가지는 메모리 셀 어레이, 상기 선택 신호에 의해 선택되는 상기 메모리 셀 중 하나, 데이터 신호를 발생하도록 상기 메모리 셀 중 선택된 하나로부터 데이터를 판독하기 위한 판독부, 상기 메모리 시스템의 외측에 상기 데이터 신호를 출력시키기 위한 출력 플립 플롭, 상기 입력 플립 플롭 각각, 메모리 셀 어레이, 상기 신호들 중 하나의 각각의 신호 성분들을 위한 다수의 신호 경로를 제한하는 판독부와 출력 플립 플롭, 제1 신호 경로의 경로 길이보다 더 큰 경로 길이를 가지는 제2 신호 경로와 제1 신호 경로를 포함하는 다수의 신호 경로들, 및 제1 지연 시간을 상기 제1 신호 경로에 제공하기 위한 자연부를 포함하는 반도체 메모리 시스템.
  2. 제1항에 있어서, 또한 상기 다수의 신호 경로가 상기 제1 신호 경로와 상기 제2 신호 경로의 경로 길이들 사이에서 한 신호 경로를 가지는 제3 신호 경로를 포함하며, 상기 지연부가 제2 지연 시간을 상기 제3 신호 경로에 제공하며, 및 상기 제2 지연 시간이 상기 제1 지연 시간보다 더 작은 것을 특징으로 하는 반도체 메모리 시스템.
  3. 제1항에 있어서, 상기 입력 신호가 웨이브-파이프라인 신호인 것을 특징으로 하는 반도체 메모리 시스템.
  4. 입력 어드레스 신호를 순차적으로 수신하기 위한 입력 플립 플롭, 선택 신호를 발생시키도록 상기 입력 어드레스 신호 각각을 복호하기 위한 어드레스 복호기, 어레이에 배열된 다수의 메모리 셀을 가지는 메모리 셀 어레이, 상기 선택 신호에 의해 선택되는 상기 메모리 셀 중 하나, 데이터 신호를 발생하도록 상기 메모리 셀 중 선택된 하나로부터 데이터를 판독하기 위한 판독부, 상기 메모리 시스템의 외측에 상기 데이터 신호를 출력시키기 위한 출력 플립 플롭, 상기 입력 플립 플롭 각각, 어드레스 복호기, 메모리 셀 어레이, 상기 신호들 중 하나의 각각의 신호 성분들을 위한 다수의 신호 경로를 제한하는 판독부와 출력 플립 플롭, 제1 신호 경로의 경로 길이보다 더 큰 경로 길이를 가지는 제2 신호 경로와 제1 신호 경로를 포함하는 다수의 신호 경로를 포함하며, 그리고 상기 어드레스 복호기와 판독부 중 적어도 하나가 상기 제1 신호 경로를 구동하기 위한 제1 구동기와 상기 제2 신호 경로를 구동하기 위한 제2 구동기를 가지며, 상기 제1 구동기가 상기 제2 구동기의 제2 전류여진성보다 더 큰 제1 전류 여진성을 가지도록 형성된 반도체 메모리 시스템.
  5. 제4항에 있어서, 또한 상기 다수의 신호 경로가 상기 제1 신호 경로와 상기 제2 신호 경로의 경로 길이들 사이에서 한 신호 경로를 가지는 제3 신호 경로를 포함하며, 또한 상기 어드레스 복호기와 판독부 중 적어도 하나는 상기 제1 전류 여진성과 제2 전류 여진성 사이의 제3 전류 여진성을 가지는 제3 구동기를 가지는 것을 특징으로 하는 반도체 메모리 시스템.
  6. 제4항에 있어서, 상기 입력 어드레스 신호가 웨이브-파이프라인 신호인 것을 특징으로 하는 반도체 메모리 시스템.
  7. 입력 어드레스 신호를 순차적으로 수신하기 위한 입력 플립 플롭, 선택 신호를 발생시키도록 상기 입력 어드레스 신호 각각을 복호하기 위한 어드레스 복호기, 어레이에 배열된 다수의 메모리 셀을 가지는 메모리 셀 어레이, 칼럼 방향으로 뻗어 있는 다수 쌍의 비트 라인, 열 방향으로 뻗어 있는 다수의 워드라인, 상기 쌍들의 비트 라인 각각과 상기 메모리 셀 중 하나를 선택하기 위한 상응하는 선택 신호에 응답하는 상기 다수의 워드 라인 각각, 데이터 신호를 발생하도록 상기 메모리 셀중 선택된 하나로부터 데이터를 판독하기 위한 판독부, 상기 메모리 시스템의 외측에 상기 데이터 신호를 출력시키기 위한 출력 플립 플롭, 한 쌍의 충전부, 상기 선택 신호에 응답하는 가변 저항을 가져 상기 쌍들의 비트 라인 중 하나에 연결된 상기 메모리 셀의 전압 강하들 사이의 출력을 줄이는 각각을 포함하는 반도체 메모리 시스템.
  8. 제7항에 있어서, 상기 쌍의 비트 라인 중 하나에서 연결된 상기 다수의 메모리 셀이 상기 칼럼 방향으로 위치에 따라 다수의 셀 그룹으로 그룹화되고, 상기 충전부 각각은 서로 병렬로 연결된 다수의 트랜지스터를 가지며, 및 상기 트랜지스터의 수가 상기 선택 신호에 의해 제어되어 전압 강하들 사이의 차이를 감소시키는 것을 가져오는 것을 특징으로 하는 반도체 메모리 시스템.
  9. 제7항에 있어서, 상기 충전부 각각은 상기 선택 웨이브 신호에 의해 제어되는 제어 전극을 가지는 트랜지스터를 포함하며, 전압 강하들 사이의 차이를 감소시키는 것을 가져오는 것을 특징으로 하는 반도체 메모리 시스템.
  10. 제7항에 있어서, 상기 입력 신호가 웨이브 파이프라인 신호인 것을 특징으로 하는 반도체 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960008417A 1995-03-24 1996-03-23 고속의 반도체 메모리 시스템 KR100239617B1 (ko)

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