KR960025798A - 반도체메모리소자의 메모리셀어레이의 배열방법 - Google Patents

반도체메모리소자의 메모리셀어레이의 배열방법 Download PDF

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Abstract

본 발명은, 반도체메모리소자의 메모리셀어레이의 배열방법에 관한 것으로서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들과 리던던트메모리셀어레이로 분할화고, 상기서브노멀메모리셀어레이들과 상기 리던던트메모리셀어레이에 해당하는 컬럼라인들의 총 수를 기준으로 동일한 수의 컬럼라인들을 가지는 복수개의 메모리셀어레이영역들로 분할하여 배치하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치한다.

Description

반도체메모리소자의 메모리셀어레이의 배열방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 메모리셀어레이의 배열상태를 보여주는 도면, 제3도는 본 발명에 따른 메모리셀어레이의 배열에 관한 다른 가능한 실시예를 보여주는 도면.

Claims (5)

  1. 반도체메모리소자의 메모리셀어레이의 배열방법에 있어서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들과 리던던트메모리셀어레이로 분할하고, 상기 서브노멀메모리셀어레이들과 상기 리던던트메모리셀어레이에 해당하는 컬럼라인들의 총 수를 기준으로 하여 동일한 수의 컬럼라인들을 가지는 복수개의 메모리셀어레이영역들로 분할하여 배치하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치함을 특징으로 하는 메모리셀어레이의 배열방법.
  2. 제1항에 있어서, 상기 메모리셀어레이영역들중 적어도 어느 하나가 상기 서브노멀메모리셀어레이들 중의하나와 상기 리던던트메모리셀어레이로 구성됨을 특징으로 하는 메모리셀어레이의 배열방법.
  3. 제1항에 있어서, 상기 서브노멀메모리셀어레이들 중 적어도 하나가 나머지의 서브노멀메모리셀어레이들보다 작은 수의 컬럼라인들을 가짐을 특징으로 하는 메모리셀어레이의 배열방법.
  4. 제3항에 있어서, 상기 작은 수의 컬럼라인들을 가지는 서브노멀메모리셀어레이의 컬럼라인들의 수와 상기리던던트메모리셀어레이의 컬럼라인들의 수를 합한 수가 상기 나머지의 서브노멀메모리셀어레이들 중 어느 하나의 컬럼라인들의 수와 동일함을 특징으로 하는 메모리셀어레이의 배열방법.
  5. 반도체메모리소자의 메모리셀어레이의 배열방법에 있어서, 상기 메모리셀어레이를 복수개의 메모리블럭들로 분할하고, 상기 메모리블럭들을 복수개의 서브노멀메모리셀어레이들로 분할하고, 상기 서브노멀메모리셀어레이들의 각각에 복수개의 서브리던던트메모리셀어레이들의 각각을 배치하여 복수개의 메모리셀어레이영역들을 형성하고, 상기 메모리셀어레이영역들의 각각에 인접하여 복수개의 서브워드라인드라이버들의 각각을 배치함을 특징으로 하는 메모리셀어레이의 배열방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001473A (ko) * 1997-06-16 1999-01-15 윤종용 반도체 메모리 장치 및 그 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334573B1 (ko) * 2000-01-05 2002-05-03 윤종용 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치
KR102618492B1 (ko) * 2018-05-18 2023-12-28 삼성전자주식회사 3차원 반도체 소자
US11037631B2 (en) 2018-07-06 2021-06-15 Sandisk Technologies Llc Column erasing in non-volatile memory strings
US11024393B1 (en) 2020-01-09 2021-06-01 Sandisk Technologies Llc Read operation for non-volatile memory with compensation for adjacent wordline

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008208B1 (ko) * 1990-12-22 1994-09-08 삼성전자주식회사 반도체 메모리장치의 리던던트 장치 및 방법
JP3129440B2 (ja) * 1992-04-16 2001-01-29 シーメンス アクチエンゲゼルシヤフト 冗長装置を有する集積半導体メモリ
JPH0817197A (ja) * 1994-06-30 1996-01-19 Fujitsu Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001473A (ko) * 1997-06-16 1999-01-15 윤종용 반도체 메모리 장치 및 그 제조 방법

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