KR940005720B1 - 반도체 장치의 소자분리 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 소자분리 제조방법

제1a도에서 제1e도는 종래의 소자분리방법으로 필드영역에 스페이서를 이용한 얕은 트랜치 후 LOCOS 소자분리를 행하는 OSELO-Ⅱ구조의 형성 공정 순서 단면도이고

제2a도에서 제2e도는 본 발명의 방법에 의해 종래의 OSELO-Ⅱ구조의 단점을 개선하는 소자분리 형성 공정 순서 단면도이다.

본 발명은 반도체 장치의 제조방법에 관한 것으로 특히 소자분리특성을 개선하고 불순물의 측면 확산을 줄여줄 수 있는 소자분리방법에 관한 것이다.

반도체 장치의 집적기술이 향상되어 초고집적화됨에 따라 동일기판위에 N/P-channel 소자의 전기적 분리가 주요 문제로 대두되고 있다. 기존의 LOCOS(Local Oxidation of Silicon) 기술이 버즈비크(Bird's beak) 현상으로 소자분리폭이 1μm가 한계로 인식됨에 따라 작은 면적으로 소자를 효과적으로 분리시킬 수 있는 트랜치(Trench)구조가 이용되기도 하는데 이 트랜치 구조에서는 분리를 위한 산화막 형태가 매우 양호하지만 기판 실리콘층의 트랜치 에칭(Etching)에 의해 기판실리콘에 결정결함을 유발하여 액티브 소자 동작조건에서 결함을 통해 누설전류가 증가되어 소자의 전기적 특성을 열화시키며, 또한 변형된 LOCOS 분리구조는 어떠한 형태로 변형되는 버퍼층(Buffer Layer)이 사용되며, 이로 인해 필드영역의 열산화시 버퍼층 하부의 버퍼

이처럼 상기 트랜치 또는 변형된 LOCOS 소자분리방법이 많은 문제를 내포하고 있으나 이들 방법을 이용하여 분리특성을 개선시킨 소자분리방법이 활발히 연구되고 있는데 예를들면, 첨부한 제1도에 도시된 종래 기술은 "IEEE Transistor Electron Device, July 1988, p893"에 개재된 OSELO-Ⅱ 소자분리방법으로써, 상기 기술을 첨부된 도면을 참조하여 살펴보면, 얕은 트랜치 후의 LOCOS 소자분리방법을 근간으로 하고 있음을 알 수가 있다.

즉, 실리콘기판(100)위에 버퍼산화막(11) 및 버퍼질화막(12)을 순차로 적층 침적한 후 필드영역이 개구된 버퍼층 패턴(1P)을 형성한 후(제1a도), 질화박막(thin nitride)(13) 및 고온열산화막(14)을 순차로 적층 침적한다(제1b도).

이어서, 상기 고온열산화막(14)을 건식에칭법으로 전면을 에치백(Etch back)하여 버퍼층 패턴(1P) 측면에 스페이서(14')를 만들고, 이 스페이서(14')를 마스크로하여 스페이서로 가려지지 않은 질화박막(13) 및 필드영역의 기판실리콘(100)을 차례로 에칭하면 요구되는 깊이의 좁은 트랜치(15)를 기판실리콘(100)에 형성시킬 수 있다(제1c도). 그다음 고온열산화막 스페이서(14')를 제거하고(제1d도), 필드영역의 트랜치 기판실리콘을 산화하여 분리산화막(16)을 형성시킨다(제1e도). 이러한 구조를 이용하면 버퍼층 패턴 측벽에 L자 형태로 놓여있는 질화박막에 의하여 버퍼산화막의 측면 산화가 저지되어 버즈비크를 줄이고, 스페이서에 의한 폭만큼 채널저지 이온의 측면 확산 여유를 가지게 되므로 필드영역이내로 채널저지 이온층을 한정시켜 액티브영역을 크게 하고자 하는

그러나, 상기 OSELO-Ⅱ 기술은 L-자형의 질화박막을 형성하기 위해 스페이서를 마스크로 하여 질화박막을 에칭하게 되면 필드영역의 기판실리콘 계면이 곧바로 에칭손상을 받게되며, L-자형태의 질화박막이 곧바로 기판실리콘과 접촉되어 두층 사이의 인터페이스(interface)영역에 손상 및 강제력(stress)이 발생되는 문제가 있다.

따라서, 본 발명에서는 상기한 종래 기술의 문제를 해결하기 위하여 L-자형의 질화박막과 필드영역의 기판실리콘 사이에 버퍼산화막을 위치시켜 산화공정시 실리콘의 손상 및 강제력을 제거시키는 방법을 제공하고자 하며, 또 한편으로는 얕은 트랜치 측벽에 질화막 스페이서를 형성시켜 산화공정시 측면산화를 방지하면서 수직산화를 증대시킬 수 있는 소자분리방법에 제공에 그 목적이 있다.

상술한 본 발명의 목적을 달성하기 위한 소자분리 제조공정에 있어서, 기판실리콘위에 있는 버퍼층에서 필드영역위의 버퍼질화막을 제거하는 공정 ; 상기 결과물 전면에 질화박막, 고온열산화막을 순차로 적층 침적하는 공정 ; 및 고온열산화 스페이서를 필드영역 양옆에 형성시키는 공정 ; 상기 결과물을 이용하여 질화박막을 제거한 다음, 필드영역위의 패드산화막을 제거하고, 계속해서 기판실리콘을 트랜치 에칭시키는 공정 ; 이어서 상기 고온열산화막 스페이서를 제거하고 트랜치 내벽에 박막의 데미지 큐어 산화막(Damage cure Oxide)을 성장시킨 다음, 계속해서 트랜치 측벽에 질화막 스페이서를 형성시키는 공정 ; 및 필드영역을 산화시키는 공정을 구비하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 상술한 본 발명의 공정을 상세히 설명하기로 한다.

먼저, 제2a도를 참조하면, n/p형의 기판실리콘, 또는 통상의 방법으로 웰(Well)이 형성된 기판실리콘(200)위에 버퍼산화막(21), 버퍼질화막(22)을 순차로 적층 형성한 다음, 전형의 사진식각공정으로 필드영역의 상기 버퍼질화막(22)을 제거하여 버퍼산화막(21)을 노출시킨다.

이어서, 제2b도를 보면, 상기 결과물위에 질화박막(23) 및 고온산화막(24)을 순차로 적층 침적시킨다.

그다음, 제2c도를 참조하면 상기 질화박막(23)을 최종점(End Point)으로 하여 상기 고온산화막(24)을 이방성식각으로 에치백(Etch back)하면 필드영역 양끝의 질화박막(23) 측벽에 스페이서(24')가 형성되며, 이 고온산화막 스페이서(24')에 의해 덮여 있지 않는 질화박막(23)을 건식 또는 습식 에칭하면 액티브영역에는 버퍼층 패턴 상단부의 버퍼질화막(22) 그리고, 필드영역에는 스페이서에 의해 가려지 있지 않은 버퍼 산화막(21)이 노출되게 된다.

이어서, 상기의 스페이서(24')를 이용하여 필드영역의 버퍼산화막(21)을 에칭한 다음, 계속해서 기판실리콘(200)에 얕은 트랜치(25)를 이방성 에칭시킨다.

그다음, 제2d도를 참조하면, 상기 고온열산화막 스페이서를 제거시킨 다음, 상기 트랜치(25) 내벽에 실리콘 결정결함을 보상하기 위한 박막의 데미지 큐어 산화막(26)을 성장시킨 다음, 이어서 상기 결과물 전면에 질화막을 침적하여 이방성 에칭하므로서 트랜치 측벽에 질화막 스페이서(27)를 형성할 수 있다.

그다음 상기 결과물을 이용하여 필드영역을 산화시키게 되면 분리산화막(28)이 형성되어 본 발명의 소자분리가 이루어진 형상을 제2e도에 보이고 있다.

상기와 같은 본 발명에 의하면 종래의 OSELO-Ⅱ 구조의 문제점 중에서 기판실

본 발명은 상기 실시예에 한하지 않으며 본 발명의 기술적 사상내에서 수많은 변형이 동분야에 통상의 지식을 가진자에 의해 실시가능함은 명백하다.

Claims (6)

1. 반도체 장치의 LOCOS 소자분리방법에 있어서, 기판실리콘위에 있는 버퍼층에서 필드영역위의 버퍼질화막을 제거하는 공정 ; 상기 결과물 전면에 질화박막, 고온열산화막을 순차로 적층 침적하는 공정 ; 및 고온열산화 스페이서를 필드영역 양옆에 형성시키는 공정 ; 상기 결과물을 이용하여 질화박막을 제거한 다음, 필드영역위의 패드산화막을 제거하고, 계속해서 기판실리콘을 트랜치 에칭시키는 공정 ; 이어서 상기 고온 열산화막 스페이서를 제거하고 트랜치 내벽에 박막의 데미지 큐어 산화막(Damage cure Oxide)을 성장시킨 다음, 계속해서 트랜치 측벽에 질화막 스페이서를 형성시키는 공정 ; 및 필드영역을 산화시키는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서, 상기 버퍼층은 버퍼산화막 버퍼질화막이 순차로 적층 침적되어서 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제1항에 있어서, 상기 고온열산화막 스페이서는 상기 질화박막을 최종점으로 하고 이방성식각법인 전면 에치백 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
4. 제1항 내지 제3항의 어느 한 항에 있어서, 고온열산화막 스페이서에 의해 덮여지지 않은 버퍼층 패턴상부와 필드영역의 질화박막을 건식 또는 습식에 침하여 제거시키
5. 제1항에 있어서, 상기 고온열산화막 스페이서 제거후, 기판전면에 질화박막을 침적한 다음 이방성식각법인 전면 에치백 공정으로 얕은 트랜치 측벽에 질화막 스페이서를 형성시키는 것을 특징으로 하는 반도체 장치의 제조방법.
6. 제5항에 있어서, 상기 고온열산화막은 습식 식각공정에 의해 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.