KR960005567B1 - 디램셀 배열방법 및 디램셀 어레이 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract 2
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 description 1
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Description
제 1 도는 종래의 디램셀과 그 배열방법을 설명하기 위한 도면.
제 2 도는 본 발명의 디램셀 어레이와 그 배열방법을 설명하기 위한 도면.
본 발명은 4개의 디램셀이 하나의 소오스/드레인영역을 공유하게 하고, 이 하나의 소오스/드레인영역에 비트라인 콘택이 접속되도록 배열하여 집적도를 높인 디램셀 배열방법 및 디램셀 어레이에 관한 것이다.
제 1 도는 종래의 디램셀 레이아웃을 설명하기 위한 것인데, 제 1(a) 도에는 액티브 영역(Active Region)(10)이, 그리고 제1(b)도에는 이 액티브 영역(10)과 게이트라인(12)의 배열상태가 도시되어 있다.
이 액티브영역에는 좌우에 디램(DRAM)셀이 하나씩 위치하는데, 좌우에 있는 2개의 셀이 하나의 소오스/드레인영역을 고유하고 여기에 비트라인 콘택(14)이 형성된다.
제 1(c) 도에는 디램셀의 연속적인 배열상태를 보여주기 위한 레이아웃을 도시한 것인데, 액티브 영역(10)의 길이 방향으로 비트라인(16)이 지나가고, 2개의 셀단 비트라인 콘택(14)이 하나씩 형성되며, 워드라인(게이트라인)(12)이 비트라인과 수직으로 배열되어 지나가도록 배치되어 있다.
또 액티브 영역의 좌우측 끝부분위에는 정보저장용 캐패시터(18)가 형성된다.
액티브영역(10)에는 게이트라인(12)양 편에 소오스/드레인영역이 2개씩 각각 형성되는데 그중 액티브 영역 중심에는 2개의 소오스/드레인영역이 합쳐져서 비트라인 콘택(14)을 통하여 비틀인(16)과 연결되고, 그른 소오스/드레인영역에는 캐패시터의 저장전극과의 접속을 위한 콘택이 형성되어서 캐패시터(18)와 연결된다.
그래서 하나의 액티브영역(10)에는 2개의 소오스/드레인영역과 게이트로된 트랜지스터 하나와, 자장용 캐패시터 하나로 구성된 디램셀 2개가 비트라인 콘택 하나에 접속된다.
이러한 배열구조는 비트라인(16)과 워드라인(12)이 교차되는 곳마다 디램셀이 하나씩 있는 것이 아니고, 비트라인과 워드라인의 교차점 개수의 반수만큼 즉 4개 교차점이 있으며 2개의 셀이 존재하는 배열구조이었다.
이러한 디램셀의 단위셀이 가지고 있는 정보값 '0' 또는 '1'을 판독하는 방법은, 먼저 워드라인 하나를 선택하고 그 단위셀이 연결되어 있는 비트라인과 인접비트라인을 센스앰프에 여결해서 두 비트라인 간의 전압차리를 비교하여 정보값을 판독한다.
지금까지 기술개발의 주요관심은 디램을 고집적화 하기 위하여 칩의 평면적을 줄이는 것이었으며 그 중에서도 코어(Core)라고 불리는 셀 어레이(Cell Array) 부분이 가장 큰 면적을 차지하고 있으므로 이 부분의 면적을 감소시키는 노력이 계속되고 있다.
이 코어의 구성요소인 단위셀의 평면구성을 볼 때, 단위셀 면적에 대한 캐패시터의 면적비율은 스택 또는 트렌치 기술의 발전으로 상당한 부분까지 감소되고 있으나, 비트라인 콘택이 형성되는 부분의 평면적은 다른 레이어(LAYER)들과의 디자인 마진 관계로 소요면적을 줄이는데 어려움이 많았다.
그래서 16M, 64M, 또는 그 이상의 디램급으로 되면 비트라인과 접속되는 드레인 콘택부분이 차지하는 평면적의 비율이 점차 증가하게 된다.
또한 더미 워드라인(Dummy word line)이 옆 셀의 캐패시터 아래 또는 위로 지나가므로 스택 또는 트렌치 구조 기술을 도입할 때 서로 방해가 되는 소지가 많았다.
본 발명은 이러한 종래 기술의 난제들을 해결하기 위하여 액티브 영역을 "+"자 형상으로 만들어서 각 가지 부분에 셀 하나씩 형성하여 액티브영역 하나에 셀 4개를 형성하며, 비트라인 콘택수를 반으로 줄이고, 필드영역의 면적도 대폭 줄일 수 있도록 한 것으로, 네개의 셀을 "+"자 형으로 배열하여 소오스를 하나의 공용소오스로 합치고, 2개의 게이트 전극은 수직 게이트라인에 연결하고, 나머지 2개의 게이트는 상하에 있는 셀의 게이트와 각각 따로 게이트짝을 형성시켜서, 이 게이트짝을 경사게이트라인과 접속하고, 공용 소오스는 수평으로 배열된 비트라인에 하나의 비트라인 콘택을 통하여 접속되도록 배열한 것이 특징은 디램셀 배열방법이다.
또한, 본 발명은 네개의 디램셀이 하나의 디램셀 유니트를 이루고, 디램셀 유니트들이 다수개 배열되는 디램셀 어레이에 있어서, 디램셀 유니트는 "+"자형을 형성된 액티브 영역, 이 액티브 영역의 중심에 형성된 공용소오스, 액티브 여역의 4개의 가지끝에 형성된 4개의 가지드레인, 공용소오스와 이 가지드레인 사이에 각각 형성된 제1, 2, 3 및 4게이트, 및 가지드레인과 접속되고 가지드레인 상부에 위치하는 저장용 캐패시터로 구성되는 단위셀 4개로 이루어지고, 공용소오스는 비트라인 콘택을 통하여 수평으로 배치되는 비트라인에 접속되고, 제 2 게이트와, 제 4 게이트는 비트라인에 대하여 수직으로 배치되는 수직게이트라인에 각각 연결되며, 제 1 게이트는 상부에 위치하는 디램셀 유니트의 제 3 게이트와 게이트짝을 이루어서 게이트콘택을 통하여 수직 게이트라인에 대하여 경사지게 배치되는 경사게이트라인에 접속되고, 제 3 게이트는 하부에 위치하는 디램셀 유니트의 제 1 게이트와 게이트짝을 이루어서 게이트콘택을 통하여 수직게이트라인에 대하여 경사지게 배치되는 경사게이트라인에 접속되어 이루어진다.
제 2 도는 본 발명을 설명하기 위한 것이다.
본 발명의 디램셀은 4개씩 묶어서 하나의 유니트를 형성하는데, 각 셀은 드레인, 및 게이트와 공용소오스로 이루어지는 트랜지스터와 저장용 캐패시터로 구성된다.
이 유니트의 액티브 영역은 제 2(A) 도에 보인바와같이, 종래의 액티브, 영역 「제 1(A) 도의 10」 두개를 한개는 90도 만큼 회전시키고, 다른 하나는 그대로 하여 서로 겹치게 한 것과 비슷한 모양으로 형성한다. 즉, 액티브영역(30)이 '+'자 형상이 되게 한다.
이 액티브 영역에는 제 2(b) 도 및 제 2(b) 도에서 X-Y선 단면을 보인 제 2(b') 도에 도시한 것 같이, +자의 중심(32)에는 공용소오스/드레인영역(33)이 형성되고, 4개의 가지 끝부분(34)에는, 캐패시터와 접속될 소오스/드레인영역(35)이 각각 형성된다.
게이트전극(38)은 중심에 있는 소오스/드레인영역(33)과 각 가지 끝에 있는 소오스/드레인영역(35)이 각각 형성된다.
이하에서 4개의 게이트를 시계방향으로 제 1 게이트(38-1), 제 2 게이트(38-2), 제 3 게이트(38-3), 제 4 게이트(38-4)라고 부른다.
이 액티브 영역은 제 2(c) 도에 도시된 바와같이 바둑판처럼 규칙적으로 배열되는데, 제 2 게이트와 제 4 게이트(38-2)(38-4)는 수직으로 배치되는 게이트선(8)(워드선)에 각각 일체로 연결되고, 제 1 게이트(38-1)는 이 액티브영역 상측에 있는 유니트의 제 3 게이트와 연결되어 게이트짝(40)을 이루고, 제 3 게이트(38-3)는 이 액티브영역의 하측에 있는 유니트의 제 1 게이트와 연결되어 게이트짝(40)을 이룬다.
이 게이트짝(40)은 제 2(c) 도에서 보인 바와같이, 게이트라인 콘택(42)을 통하여 경사지게 배치되는 경사게이트라인(9)들과 연결된다.
공용소오스(33)은 비트라인 콘택(44)를 통하여 게이트라인(8)과 수직으로 배열되어 있는 비트라인(7)과 연결된다.
가지에 형성되어 있는 가지 드레인은 각 셀의 저장용 캐패시터와 각각 연결된다.
이 메모리 셀 유니트는 다수개가 사방으로 배열되며, 공용 소오스에 하나의 비트라인 콘택이 형성되어 비트라인과 접속되고, 제1 및 제 3 게이트는 상하에 있는 게이트 짝에 형성된 게이트 콘택을 통하여 비트라인과 게이트라인에 대하여 경사지게 배치되는 경사 게이트라인에 접속되며, 제2 및 제 4 게이트는 비트라인과 수직으로 배치되는 수직게이트라인에 접속된다.
각 셀의 캐패시터는 제 2(d) 도에 도시된 바와같이, 각 셀의 드레인 위에 위치되게 배열되고, 캐패시터 콘택(도시하지는 않았으나, 캐패시터의 저장전극과 드레인과를 연결시켜 준다)을 통하여 드레인과 연결된다.
이상 설명한 바와같이 셀을 배열함으로써, 비트라인 콘택이 차지하는 면적을 대폭 감소시킬 수 있고, 두개의 셀 마다 필요하였던 절연용 필드면적을 네개의 셀 단위로 형성시키게 되므로 필드면적도 많이 줄일 수 있게 되어 결국 칩의 집적도를 크게 증가시킬 수 있다.
Claims (3)
- 반도체 메모리의 디램셀 배열방법에 있어서, 네개의 셀을 "+"자 형으로 배열하여 소오스를 하나의 공용소오스로 합치고, 2개의 게이트 전극은 수직 게이트라인에 연결하고, 나머지 2개의 게이트는 상단에 있는 셀의 게이트와 각각 따라 게이트짝을 형성시켜서, 이 게이트짝을 경사게이트라인과 접속하고, 공용 소오스는 수평으로 배열된 비트라인에 하나의 비트라인 콘택을 통하여 접속되도록 배열한 것이 특징인 디램셀 배열방법.
- 네개의 디램셀이 하나의 디램셀 유니트를 이루고, 디램셀 유니트들이 다수개 배열되는 디램셀 어레이에 있어서, 상기 디램셀 유니트는 "+"자형으로 형성된 액티브 영역, 상기 액티브 영역의 중심에 형성된 공용소오스, 상기 액티브 영역의 4개의 가지끝에 형성된 4개의 가지드레인, 상기 공용소오스와 상기 가지드레인 사이에 각각 형성된 제1,2 , 3 및 4게이트, 상기 가지드레인과 접속되고 가지드레인 상부에 위치하는 저장용 캐패시터로 구성되는 단위셀 4개로 이루어지고, 상기 공용소오스는 비트라인 콘택을 통하여 수평으로 배치되는 비트라인에 접속되고, 상기 제 2 게이트와, 제 4 게이트는 비트라인에 대하여 수직으로 배치되는 수직게이트라인에 각각 연결되며, 상기 제 1 게이트는 상부에 위치하는 디램셀 유니트의 제 3 게이트와 게이트짝을 이루어서 게이트콘택을 통하여 수직게이트라인에 대하여 경사지게 배치되는 경사게이트라인에 접속되고, 상기 제 3 게이트는 하부에 위치하는 디렘 셀 유니트의 제 1 게이트와 게이트짝을 이루어서 게이트콘택을 통하여 수직게이트라인에 대하여 경사지게 배치되는 경사게이트라인에 접속되어서 이루어지는 것이 특징인 디램셀 어레이.
- 제 3 항에 있어서, 상기 경사게이트라인은 메탈로 형성되는 것이 특징인 디램셀 어레이.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020638A KR960005567B1 (ko) | 1992-11-05 | 1992-11-05 | 디램셀 배열방법 및 디램셀 어레이 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020638A KR960005567B1 (ko) | 1992-11-05 | 1992-11-05 | 디램셀 배열방법 및 디램셀 어레이 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940012606A KR940012606A (ko) | 1994-06-24 |
| KR960005567B1 true KR960005567B1 (ko) | 1996-04-26 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920020638A KR960005567B1 (ko) | 1992-11-05 | 1992-11-05 | 디램셀 배열방법 및 디램셀 어레이 |
Country Status (1)
| Country | Link |
|---|---|
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| Publication number | Publication date |
|---|---|
| KR940012606A (ko) | 1994-06-24 |
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