KR960005567B1 - Dram cell array - Google Patents
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Abstract
Description
제 1 도는 종래의 디램셀과 그 배열방법을 설명하기 위한 도면.1 is a view for explaining a conventional DRAM cell and its arrangement method.
제 2 도는 본 발명의 디램셀 어레이와 그 배열방법을 설명하기 위한 도면.2 is a view for explaining the DRAM cell array and the arrangement method of the present invention.
본 발명은 4개의 디램셀이 하나의 소오스/드레인영역을 공유하게 하고, 이 하나의 소오스/드레인영역에 비트라인 콘택이 접속되도록 배열하여 집적도를 높인 디램셀 배열방법 및 디램셀 어레이에 관한 것이다.The present invention relates to a DRAM cell array method and a DRAM cell array in which four DRAM cells share one source / drain area, and a bit line contact is connected to the one source / drain area to increase integration.
제 1 도는 종래의 디램셀 레이아웃을 설명하기 위한 것인데, 제 1(a) 도에는 액티브 영역(Active Region)(10)이, 그리고 제1(b)도에는 이 액티브 영역(10)과 게이트라인(12)의 배열상태가 도시되어 있다.FIG. 1 illustrates a conventional DRAM cell layout. FIG. 1 (a) shows an active region 10, and FIG. 1 (b) shows an active region 10 and a gate line. The arrangement state of 12 is shown.
이 액티브영역에는 좌우에 디램(DRAM)셀이 하나씩 위치하는데, 좌우에 있는 2개의 셀이 하나의 소오스/드레인영역을 고유하고 여기에 비트라인 콘택(14)이 형성된다.In this active region, DRAM cells are positioned one by one, and two cells on the left and right each have one source / drain region, and a bit line contact 14 is formed therein.
제 1(c) 도에는 디램셀의 연속적인 배열상태를 보여주기 위한 레이아웃을 도시한 것인데, 액티브 영역(10)의 길이 방향으로 비트라인(16)이 지나가고, 2개의 셀단 비트라인 콘택(14)이 하나씩 형성되며, 워드라인(게이트라인)(12)이 비트라인과 수직으로 배열되어 지나가도록 배치되어 있다.FIG. 1 (c) shows a layout for showing a continuous arrangement of DRAM cells, in which the bit lines 16 pass in the longitudinal direction of the active region 10, and the two cell end bit line contacts 14 are disposed. These are formed one by one, and the word lines (gate lines) 12 are arranged so as to pass perpendicularly to the bit lines.
또 액티브 영역의 좌우측 끝부분위에는 정보저장용 캐패시터(18)가 형성된다.Information storage capacitors 18 are formed on the left and right ends of the active area.
액티브영역(10)에는 게이트라인(12)양 편에 소오스/드레인영역이 2개씩 각각 형성되는데 그중 액티브 영역 중심에는 2개의 소오스/드레인영역이 합쳐져서 비트라인 콘택(14)을 통하여 비틀인(16)과 연결되고, 그른 소오스/드레인영역에는 캐패시터의 저장전극과의 접속을 위한 콘택이 형성되어서 캐패시터(18)와 연결된다.In the active region 10, two source / drain regions are formed on both sides of the gate line 12, and two source / drain regions are combined at the center of the active region to be twisted through the bit line contact 14. A contact for connecting the storage electrode of the capacitor is formed in the source / drain region of the wrong source / drain region to be connected to the capacitor 18.
그래서 하나의 액티브영역(10)에는 2개의 소오스/드레인영역과 게이트로된 트랜지스터 하나와, 자장용 캐패시터 하나로 구성된 디램셀 2개가 비트라인 콘택 하나에 접속된다.Thus, two DRAM cells including two source / drain regions and one gate and one magnetic capacitor are connected to one bit line contact in one active region 10.
이러한 배열구조는 비트라인(16)과 워드라인(12)이 교차되는 곳마다 디램셀이 하나씩 있는 것이 아니고, 비트라인과 워드라인의 교차점 개수의 반수만큼 즉 4개 교차점이 있으며 2개의 셀이 존재하는 배열구조이었다.In this arrangement structure, there is not one DRAM cell where the bit line 16 and the word line 12 cross each other, but half the number of intersection points of the bit line and the word line, that is, four intersections and two cells exist. It was an array structure.
이러한 디램셀의 단위셀이 가지고 있는 정보값 '0' 또는 '1'을 판독하는 방법은, 먼저 워드라인 하나를 선택하고 그 단위셀이 연결되어 있는 비트라인과 인접비트라인을 센스앰프에 여결해서 두 비트라인 간의 전압차리를 비교하여 정보값을 판독한다.In the method of reading the information value '0' or '1' of the unit cell of the DRAM cell, a word line is first selected, and the bit line and the adjacent bit line to which the unit cell is connected are connected to the sense amplifier. The information value is read by comparing the voltage difference between two bit lines.
지금까지 기술개발의 주요관심은 디램을 고집적화 하기 위하여 칩의 평면적을 줄이는 것이었으며 그 중에서도 코어(Core)라고 불리는 셀 어레이(Cell Array) 부분이 가장 큰 면적을 차지하고 있으므로 이 부분의 면적을 감소시키는 노력이 계속되고 있다.Until now, the main interest in technology development has been to reduce the planar area of the chip in order to achieve high integration of the DRAM. Among them, the cell array part called the core occupies the largest area. This is going on.
이 코어의 구성요소인 단위셀의 평면구성을 볼 때, 단위셀 면적에 대한 캐패시터의 면적비율은 스택 또는 트렌치 기술의 발전으로 상당한 부분까지 감소되고 있으나, 비트라인 콘택이 형성되는 부분의 평면적은 다른 레이어(LAYER)들과의 디자인 마진 관계로 소요면적을 줄이는데 어려움이 많았다.Considering the planar structure of the unit cell, which is a component of the core, the area ratio of the capacitor to the unit cell area has been reduced to a considerable part by the development of stack or trench technology, but the planar area of the part where the bitline contact is formed is Due to the design margin with the layers, it was difficult to reduce the required area.
그래서 16M, 64M, 또는 그 이상의 디램급으로 되면 비트라인과 접속되는 드레인 콘택부분이 차지하는 평면적의 비율이 점차 증가하게 된다.Therefore, when the DRAM class is 16M, 64M or more, the proportion of the planar area occupied by the drain contact portion connected to the bit line is gradually increased.
또한 더미 워드라인(Dummy word line)이 옆 셀의 캐패시터 아래 또는 위로 지나가므로 스택 또는 트렌치 구조 기술을 도입할 때 서로 방해가 되는 소지가 많았다.In addition, dummy word lines pass below or above the capacitors in the next cell, which often interferes with the introduction of stack or trench structure technology.
본 발명은 이러한 종래 기술의 난제들을 해결하기 위하여 액티브 영역을 "+"자 형상으로 만들어서 각 가지 부분에 셀 하나씩 형성하여 액티브영역 하나에 셀 4개를 형성하며, 비트라인 콘택수를 반으로 줄이고, 필드영역의 면적도 대폭 줄일 수 있도록 한 것으로, 네개의 셀을 "+"자 형으로 배열하여 소오스를 하나의 공용소오스로 합치고, 2개의 게이트 전극은 수직 게이트라인에 연결하고, 나머지 2개의 게이트는 상하에 있는 셀의 게이트와 각각 따로 게이트짝을 형성시켜서, 이 게이트짝을 경사게이트라인과 접속하고, 공용 소오스는 수평으로 배열된 비트라인에 하나의 비트라인 콘택을 통하여 접속되도록 배열한 것이 특징은 디램셀 배열방법이다.In order to solve the above-mentioned difficulties of the prior art, the active region is formed into a “+” shape to form cells in each branch, thereby forming four cells in one active region, and reducing the number of bit line contacts in half, The area of the field area is also greatly reduced. Four cells are arranged in a "+" shape to combine the sources into one common source, two gate electrodes are connected to the vertical gate line, and the other two gates are The gate pair is formed separately from the gates of the upper and lower cells, and the gate pair is connected to the inclined gate line, and the common source is arranged to be connected to the horizontally arranged bit lines through one bit line contact. DRAM cell array method.
또한, 본 발명은 네개의 디램셀이 하나의 디램셀 유니트를 이루고, 디램셀 유니트들이 다수개 배열되는 디램셀 어레이에 있어서, 디램셀 유니트는 "+"자형을 형성된 액티브 영역, 이 액티브 영역의 중심에 형성된 공용소오스, 액티브 여역의 4개의 가지끝에 형성된 4개의 가지드레인, 공용소오스와 이 가지드레인 사이에 각각 형성된 제1, 2, 3 및 4게이트, 및 가지드레인과 접속되고 가지드레인 상부에 위치하는 저장용 캐패시터로 구성되는 단위셀 4개로 이루어지고, 공용소오스는 비트라인 콘택을 통하여 수평으로 배치되는 비트라인에 접속되고, 제 2 게이트와, 제 4 게이트는 비트라인에 대하여 수직으로 배치되는 수직게이트라인에 각각 연결되며, 제 1 게이트는 상부에 위치하는 디램셀 유니트의 제 3 게이트와 게이트짝을 이루어서 게이트콘택을 통하여 수직 게이트라인에 대하여 경사지게 배치되는 경사게이트라인에 접속되고, 제 3 게이트는 하부에 위치하는 디램셀 유니트의 제 1 게이트와 게이트짝을 이루어서 게이트콘택을 통하여 수직게이트라인에 대하여 경사지게 배치되는 경사게이트라인에 접속되어 이루어진다.In addition, the present invention provides a DRAM cell array in which four DRAM cells form one DRAM cell unit and a plurality of DRAM cell units are arranged, wherein the DRAM cell unit is an active area having a “+” shape, the center of the active area. A common source formed at the top of the branch, four branch drains formed at the four branch ends of the active region, first, two, three and four gates formed between the common source and the branch drain, and the branch drains, respectively, Four unit cells consisting of a storage capacitor, the common source is connected to the bit line arranged horizontally through the bit line contact, the second gate, and the fourth gate is a vertical gate disposed perpendicular to the bit line The first gate is connected to the line, and the first gate is gated with the third gate of the DRAM cell unit located at the upper portion thereof to pass through the gate contact. An inclined gate line connected to an inclined gate line that is inclined with respect to the vertical gate line, and the third gate forms a gate pair with the first gate of the DRAM cell unit located below and is inclined with respect to the vertical gate line through the gate contact Is made to be connected to.
제 2 도는 본 발명을 설명하기 위한 것이다.2 is for explaining the present invention.
본 발명의 디램셀은 4개씩 묶어서 하나의 유니트를 형성하는데, 각 셀은 드레인, 및 게이트와 공용소오스로 이루어지는 트랜지스터와 저장용 캐패시터로 구성된다.The DRAM cells of the present invention are bundled four by one to form a unit, each cell including a drain, a transistor consisting of a gate and a common source, and a storage capacitor.
이 유니트의 액티브 영역은 제 2(A) 도에 보인바와같이, 종래의 액티브, 영역 「제 1(A) 도의 10」 두개를 한개는 90도 만큼 회전시키고, 다른 하나는 그대로 하여 서로 겹치게 한 것과 비슷한 모양으로 형성한다. 즉, 액티브영역(30)이 '+'자 형상이 되게 한다.As shown in FIG. 2 (A), the active area of this unit is rotated by 90 degrees of one of the conventional active areas “10 of FIG. Form in a similar shape. In other words, the active region 30 is shaped like a '+'.
이 액티브 영역에는 제 2(b) 도 및 제 2(b) 도에서 X-Y선 단면을 보인 제 2(b') 도에 도시한 것 같이, +자의 중심(32)에는 공용소오스/드레인영역(33)이 형성되고, 4개의 가지 끝부분(34)에는, 캐패시터와 접속될 소오스/드레인영역(35)이 각각 형성된다.As shown in FIG. 2 (b ') showing the XY line cross-section in FIGS. 2 (b) and 2 (b), the active source / drain area 33 is located at the center 32 of the + character. Are formed, and the source / drain regions 35 to be connected to the capacitor are formed at the four branch ends 34, respectively.
게이트전극(38)은 중심에 있는 소오스/드레인영역(33)과 각 가지 끝에 있는 소오스/드레인영역(35)이 각각 형성된다.The gate electrode 38 is formed with a source / drain region 33 at the center and a source / drain region 35 at each end thereof.
이하에서 4개의 게이트를 시계방향으로 제 1 게이트(38-1), 제 2 게이트(38-2), 제 3 게이트(38-3), 제 4 게이트(38-4)라고 부른다.Hereinafter, four gates are referred to as a first gate 38-1, a second gate 38-2, a third gate 38-3, and a fourth gate 38-4 in the clockwise direction.
이 액티브 영역은 제 2(c) 도에 도시된 바와같이 바둑판처럼 규칙적으로 배열되는데, 제 2 게이트와 제 4 게이트(38-2)(38-4)는 수직으로 배치되는 게이트선(8)(워드선)에 각각 일체로 연결되고, 제 1 게이트(38-1)는 이 액티브영역 상측에 있는 유니트의 제 3 게이트와 연결되어 게이트짝(40)을 이루고, 제 3 게이트(38-3)는 이 액티브영역의 하측에 있는 유니트의 제 1 게이트와 연결되어 게이트짝(40)을 이룬다.This active region is regularly arranged like a checkerboard as shown in Fig. 2 (c), and the second gate and the fourth gate 38-2 and 38-4 are arranged in a vertical direction with the gate line 8 ( The first gate 38-1 is connected to the third gate of the unit above the active region to form a gate pair 40, and the third gate 38-3 The gate pair 40 is connected to the first gate of the unit under the active region.
이 게이트짝(40)은 제 2(c) 도에서 보인 바와같이, 게이트라인 콘택(42)을 통하여 경사지게 배치되는 경사게이트라인(9)들과 연결된다.This gate pair 40 is connected to the inclined gate lines 9 which are inclined through the gate line contacts 42, as shown in FIG.
공용소오스(33)은 비트라인 콘택(44)를 통하여 게이트라인(8)과 수직으로 배열되어 있는 비트라인(7)과 연결된다.The common source 33 is connected to the bit line 7 which is arranged perpendicular to the gate line 8 through the bit line contact 44.
가지에 형성되어 있는 가지 드레인은 각 셀의 저장용 캐패시터와 각각 연결된다.The branch drain formed on the branch is connected to the storage capacitor of each cell, respectively.
이 메모리 셀 유니트는 다수개가 사방으로 배열되며, 공용 소오스에 하나의 비트라인 콘택이 형성되어 비트라인과 접속되고, 제1 및 제 3 게이트는 상하에 있는 게이트 짝에 형성된 게이트 콘택을 통하여 비트라인과 게이트라인에 대하여 경사지게 배치되는 경사 게이트라인에 접속되며, 제2 및 제 4 게이트는 비트라인과 수직으로 배치되는 수직게이트라인에 접속된다.A plurality of memory cell units are arranged in all directions, and one bit line contact is formed in a common source and connected to the bit line, and the first and third gates are connected to the bit line through gate contacts formed at upper and lower gate pairs. It is connected to an inclined gate line disposed inclined with respect to the gate line, and the second and fourth gates are connected to a vertical gate line disposed perpendicular to the bit line.
각 셀의 캐패시터는 제 2(d) 도에 도시된 바와같이, 각 셀의 드레인 위에 위치되게 배열되고, 캐패시터 콘택(도시하지는 않았으나, 캐패시터의 저장전극과 드레인과를 연결시켜 준다)을 통하여 드레인과 연결된다.The capacitor of each cell is arranged to be positioned above the drain of each cell, as shown in FIG. 2 (d), and through the capacitor contact (not shown, it connects the storage electrode and the drain of the capacitor). Connected.
이상 설명한 바와같이 셀을 배열함으로써, 비트라인 콘택이 차지하는 면적을 대폭 감소시킬 수 있고, 두개의 셀 마다 필요하였던 절연용 필드면적을 네개의 셀 단위로 형성시키게 되므로 필드면적도 많이 줄일 수 있게 되어 결국 칩의 집적도를 크게 증가시킬 수 있다.As described above, by arranging cells, the area occupied by the bit line contact can be greatly reduced, and the field area for insulation required for each two cells is formed in units of four cells, thus reducing the field area much. The degree of integration of the chip can be greatly increased.
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