KR960000899B1 - High voltage selection circuit and the data output buffer with it - Google Patents

High voltage selection circuit and the data output buffer with it Download PDF

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Abstract

The device comprises a PMOS transistor MP2 which has a drain and bulk connected with on output node, a gate connected with the second voltage, and a source connected with the first voltage and a PMOS transistor MP3 which has a drain connected with the second voltage, a source and bulk connected with an output node, and a gate connected with the first voltage.

Description

고전압 선택회로 및 그를 포함하는 데이타 출력버퍼High voltage selection circuit and data output buffer including the same

제1도는 종래의 데이타 출력버퍼를 도시한 회로도.1 is a circuit diagram showing a conventional data output buffer.

제2도는 본 발명의 고전압 선택회로도.2 is a high voltage selection circuit diagram of the present invention.

제3도는 본 발명에 의한 데이타 출력버퍼의 제1실시예를 도시한 회로도.3 is a circuit diagram showing a first embodiment of a data output buffer according to the present invention.

제4도는 제2도에 도시된 데이타 출력버퍼의 제1시뮬레이션도.4 is a first simulation diagram of the data output buffer shown in FIG.

제5도는 종래 및 제2도에 도시된 데이타 출력버퍼가 동작할 때에 생성되는 누설전류를 비교분석한 제2시뮬레이션도.FIG. 5 is a second simulation diagram comparing and analyzing leakage currents generated when the data output buffers shown in FIG. 2 and FIG. 2 operate.

제6도는 본 발명에 의한 데이타 출력버퍼의 제2실시예를 도시한 회로도.6 is a circuit diagram showing a second embodiment of a data output buffer according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11,21 : 고전압 선택회로부 22 : 고전압 전달회로부11,21: high voltage selection circuit section 22: high voltage transmission circuit section

23 : 부트스트랩 소자23: bootstrap element

본 발명은 반도체 메모리 장치의 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼에 관한 것으로, 특히 두 노드의 전압레벨을 서로 비교하여 더 높은 전압레벨을 출력단으로 전달하는 고전압 선택회로와, 이 고전압 선택회로를 조합하여 데이타 출력단의 전위레벨이 전원전위보다 높을때 출력단에서 전원전위로 흐르는 누설전류를 줄인 데이타 출력버퍼에 관한 것이다.The present invention relates to a high voltage selection circuit of a semiconductor memory device and a data output buffer including the same. In particular, a high voltage selection circuit for comparing a voltage level of two nodes with each other and delivering a higher voltage level to an output terminal, In combination, the present invention relates to a data output buffer which reduces the leakage current flowing from the output stage to the power potential when the potential level of the data output stage is higher than the power potential.

일반적으로, 반도체 소자의 제조기술이 발전해 가면서 반도체 소자의 집적도가 높아지고 소자의 크기가 작아짐에 따라, 소자의 신뢰성을 향상시키고, 전력 소모를 줄이기 위해 전원전압을 낮추려는 시도가 진행되고 있다. 이 경우 종래의 CMOS회로에서의 NMOS형 출력 드라이버단을 갖는 데이타 출력버퍼는 풀-업(Pull-Up) 특성이 고전압에서 신뢰성의 취약하다는 문제점을 가지고 있으므로, 출력 드라이버단의 풀-업 트랜지스터에 CMOS 트랜지스터를 사용하는 CMOS형 데이타 출력버퍼에 대하여 다시금 주의를 기울이고 있다. 그런데, CMOS형 출력 드라이버단을 이용하여 데이타 출력버퍼를 구성하는 경우에 있어서는 래치-업(Latch-Up)이 발생한다거나, 데이타 출력단 Dout의 전압레벨이 전원전압보다 높은 경우에 발생하는 누설전류의 문제가 생기게 된다.In general, as the manufacturing technology of semiconductor devices improves, as the degree of integration of semiconductor devices increases and the size of devices decreases, attempts to lower power supply voltages in order to improve device reliability and reduce power consumption have been made. In this case, the data output buffer having the NMOS type driver stage in the conventional CMOS circuit has a problem that the pull-up characteristic is weak in reliability at high voltage. Attention is again paid to CMOS data output buffers using transistors. However, in the case of configuring the data output buffer using the CMOS output driver stage, the problem of leakage current occurs when latch-up occurs or when the voltage level of the data output stage Dout is higher than the power supply voltage. Will be generated.

본 발명에서는 래치-업의 문제보다는 데이타 출력단 Dout의 전압레벨이 전원전압보다 높아지는 경우에 발생하는 누설전류를 차단시키기 위한 데이타 출력버퍼를 구현하고자 한다.In the present invention, rather than the problem of latch-up, the data output buffer for blocking the leakage current generated when the voltage level of the data output terminal Dout is higher than the power supply voltage.

제1도는 종래의 데이타 출력버퍼를 도시한 회로도로서, 전원전압을 N-웰 (Well)의 바이어스로 걸어주는 경우를 나타낸 것이다. 상기 데이타 출력버퍼는 전원전압 및 출력노드 Dout 사이에 접속되며 게이트가 노드 N1에 접속된 PMOS 트랜지스터 MP1와, 상기 출력노드 Dout 및 접지전압 사이에 접속되며 게이트가 노드 N2에 접속된 NMOS 트랜지스터 MN1와, 상기 전원전압 및 PMOS 트랜지스터 MP1의 N-웰이 접속된 노드 N3 사이에 접속된 졍션 다이오드 D2와, 상기 전원전압 및 노드 N3 사이에 접속된 저항 R1으로 구성되어 있다.FIG. 1 is a circuit diagram illustrating a conventional data output buffer, and illustrates a case in which a power supply voltage is applied with a bias of an N-well. The data output buffer is connected between a power supply voltage and an output node Dout, and a PMOS transistor MP1 having a gate connected to the node N1, an NMOS transistor MN1 connected between the output node Dout and a ground voltage and whose gate is connected to the node N2; It consists of a junction diode D2 connected between the node N3 to which the power supply voltage and the N-well of the PMOS transistor MP1 are connected, and a resistor R1 connected between the power supply voltage and the node N3.

그 동작은 상기 노드 N1, N2의 전압레벨에 따라 데이타 출력단 Dout으로 출력되는 데이타가 결정되며, 노드 N1, N2가 모두 로직하이일때는 풀-다운 트랜지스터 MN1가 턴-온되어 로우 데이타가 출력되고, 노드 N1,N2가 모두 로직로직로우일때는 풀-업 트랜지스터 MP1가 턴-온되어 하이 데이타가 출력되게 된다.In operation, data output to the data output terminal Dout is determined according to the voltage levels of the nodes N1 and N2. When both nodes N1 and N2 are logic high, the pull-down transistor MN1 is turned on to output low data. When both nodes N1 and N2 are logic logic low, the pull-up transistor MP1 is turned on to output high data.

만약, 데이타 출력단 Dout에 전원전압보다 높은 전압이 인가되는 경우에 있어서는 전원전압으로의 전류 누설통로가 형성되게 되는데, 하나는 웰 바이어스를 통해서 전원전압으로 빠지는 누설전류이고, 하나는 풀-업 트랜지스터가 턴-온되므로 풀-업 트랜지스터를 통해 흐르는 누설전류이다.If a voltage higher than the power supply voltage is applied to the data output terminal Dout, a current leakage path to the power supply voltage is formed, one of which is a leakage current falling into the power supply voltage through a well bias, and one of the pull-up transistors As it is turned on, it is a leakage current flowing through the pull-up transistor.

먼저, N-웰을 통하여 흐르는 누설전류는 풀-업 트랜지스터 MP1이 데이타 출력단 Dout과 연결된 P+영역과 N-웰 사이의 PN 졍션이 정방향으로 턴-온되어 출력단 Dout→정선 다이오드 D2→저항 R1→전원 전압 Vcc로의 전류 흐름이 생기므로, 데이타 출력단 Dout로부터 전원전압으로의 누설전류가 생기게 되고, 풀-업 트랜지스터 MP1을 통하여 누설전류가 흐르는 경우는 데이타 출력단 Dout의 전압레벨이 전원전압에 비하여 풀-업 트랜지스터의 문턱전압(Threshold Voltage) 이상으로 높아질때에 풀-업 트랜지스터가 턴온되므로 출력단 Dout에서 전원전압으로의 누설전류가 생기게 된다.First, the leakage current flowing through the N- well is a pull-up transistor MP1 the PN junction between the data output terminal Dout and the associated P + region and the N- wells are turned in the forward direction - is turned on the output terminal Dout → the diode D2 → resistor R1 → Selected Since a current flows to the power supply voltage Vcc, a leakage current is generated from the data output terminal Dout to the power supply voltage. When the leakage current flows through the pull-up transistor MP1, the voltage level of the data output terminal Dout is higher than the power supply voltage. When the pull-up transistor is turned on when the voltage rises above the threshold voltage of the up transistor, a leakage current from the output terminal Dout to the power voltage is generated.

따라서 본 발명의 목적은 두 노드의 전압레벨을 서로 비교하여 더 높은 전압레벨을 출력단으로 전달하는 고전압 선택회로와, 이 고전압 선택회로를 이용하여 데이타 출력단의 전위레벨이 전원전위보다 높을때 출력단에서 전원전위로 흐르는 누설전류를 줄인 데이타 출력버퍼를 제공함에 있다.Therefore, an object of the present invention is to compare the voltage level of the two nodes with each other, a high voltage selection circuit that delivers a higher voltage level to the output stage, and the power supply at the output stage when the potential level of the data output stage is higher than the power potential using this high voltage selection circuit It is to provide a data output buffer with reduced leakage current flowing to the potential.

상기 목적을 달성하기 위하여, 본 발명의 고전압 선택회로는 드레인과 벌크가 출력노드에 접속되고 게이트가 제2전압이 접속되며, 소오스는 제1전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 제2전압에 접속되며 게이트는 제1전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 PMOS트랜지스터 MP3을 구비하였다.In order to achieve the above object, the high voltage selection circuit of the present invention has a PMOS transistor MP2 having a drain and a bulk connected to an output node, a gate connected to a second voltage, a source connected to a first voltage, and a drain connected to a second voltage. A PMOS transistor MP3 connected to the output voltage, the gate connected to the first voltage, the source and the bulk connected to the output node.

상기 목적을 달성하기 위하여, 본 발명의 데이타 출력버퍼는 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 전원전압 및 출력단자의 전압레벨을 비교하여 높은 전압레벨을 상기 풀-업 트랜지스터의 벌크 바이어스로 출력하여 래치-업을 방지하는 고전압 선택수단을 구비하였다.In order to achieve the above object, the data output buffer of the present invention is a pull-up transistor for transmitting a power supply voltage to the output terminal, a pull-down transistor for transmitting a ground voltage to the output terminal, the voltage of the power supply voltage and the output terminal High voltage selection means for comparing the levels and outputting a high voltage level to the bulk bias of the pull-up transistor to prevent latch-up is provided.

상기 목적을 달성하기 위하여, 본 발명의 다른 데이타 출력버퍼는 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 풀-업 트랜지스터의 게이트에 공급될 입력 데이타의 전압을 승압시키기 위한 부스트랩 수단과, 전원전압 및 고전압을 비교하여 높은 전압레벨을 갖는 전압을 상기 풀-업 트랜지스터의 벌크 및 상기 부스트랩 수단에 공급하여 상기 풀-업 트랜지스터의 래치-업 및 상기 부스트랩 수단의 래치-업을 방지하는 고전압 선택수단을 구비하였다.In order to achieve the above object, another data output buffer of the present invention includes a pull-up transistor for transmitting a power supply voltage to an output terminal, a pull-down transistor for transmitting a ground voltage to an output terminal, and a gate of the pull-up transistor. A boost strap means for boosting the voltage of the input data to be supplied to the bulk data of the pull-up transistor by supplying a voltage having a high voltage level by comparing a power supply voltage and a high voltage to the bulk and the boost strap means of the pull-up transistor; And a high voltage selecting means for preventing the latch-up of the boosting means and the latch-up of the boosting means.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 고전압 선택회로를 도시한 것으로, 드레인과 벌크가 출력단 out에 접속되고 게이트가 제2전압에 접속되며, 소오스는 제1전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 제2전압에 접속되며 게이트는 제1전압에 접속되고, 소오스와 벌크가 연결되어 출력단 out에 접속되어 있는 PMOS트랜지스터 MP3로 구성되어 있으며, 그 동작은 제1전압이 제2전압에 비해 전압레벨이 높은 경우에는 트랜지스터 MP2이 턴-온되어 제1전압이 출력단 out에 전달되고, 제1전압에 비해 제2전압의 전압레벨이 높은 경우에는 트랜지스터 MP3가 턴-온되어 제2전압의 전압레벨이 출력단 out에 전달된다.2 shows the high voltage selection circuit of the present invention, where the drain and bulk are connected to the output terminal out, the gate is connected to the second voltage, the source is connected to the first voltage, and the drain is the second voltage. PMOS transistor MP3 connected to the first voltage, the source and bulk connected to the output terminal out, and the operation is performed when the first voltage is higher than the second voltage. Transistor MP2 is turned on and the first voltage is transmitted to the output terminal out. When the voltage level of the second voltage is higher than the first voltage, the transistor MP3 is turned on and the voltage level of the second voltage is transmitted to the output terminal out. do.

제3도는 본 발명에 의한 데이타 출력버퍼의 제1실시예를 도시한한 회로도로서, 제2도에 도시된 고전압 선택회로를 제1도의 데이타 출력버퍼에 조합하여 구성하였다.3 is a circuit diagram showing a first embodiment of a data output buffer according to the present invention, and is constructed by combining the high voltage selection circuit shown in FIG. 2 with the data output buffer of FIG.

그 구성은 드레인과 벌크가 상기 노드 N3에 접속되고 게이트가 출력노드 Dout에 접속되며, 소오스는 전원전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 상기 출력노드 Dout에 접속되며 게이트는 전원전압에 접속되고, 소오스와 벌크가 상기 노드 N3에 접속되어 있는 PMOS트랜지스터 MP3가 제1도의 데이타 출력버퍼에서 추가로 구성된 회로이다.Its configuration is that the drain and bulk are connected to the node N3, the gate is connected to the output node Dout, the source is connected to the power supply voltage, the PMOS transistor MP2, the drain is connected to the output node Dout and the gate is connected to the power supply voltage. The PMOS transistor MP3, whose source and bulk are connected to the node N3, is a circuit further configured in the data output buffer of FIG.

상기 고전압 선택회로(이하, 고전압 선택회로부라 칭함)(11)의 동작을 살펴보면, 전원전압이 출력노드 Dout의 전압에 비해 전압레벨이 높은 경우에는 상기 PMOS트랜지스터 MP2가 턴-온되어 전원전압이 상기 노드 N3로 전달되고, 상기 전원전압에 비해 출력노드 N3의 전압레벨이 높은 경우에는 상기 PMOS트랜지스터 MP3가 턴-온되어 출력노드 N3의 전압레벨이 상기 노드 N3에 전달되게 된다.Referring to the operation of the high voltage selection circuit (hereinafter, referred to as a high voltage selection circuit section) 11, when the power supply voltage is higher than the voltage of the output node Dout, the PMOS transistor MP2 is turned on to supply the power supply voltage. When the voltage level of the output node N3 is higher than that of the power supply voltage, the PMOS transistor MP3 is turned on so that the voltage level of the output node N3 is transmitted to the node N3.

제4도는 제3도에 도시된 데이타 출력버퍼의 시뮬레이션도로서, N-웰로 인가되는 노드 N3의 전압레벨이 초기에는 전원전압을 따라가다가 출력단 Dout의 전압레벨이 전원전압보다 높아지는 시점에서 출력단 Dout의 전압레벨을 따라감을 알 수 있다.4 is a simulation diagram of the data output buffer shown in FIG. 3, wherein the voltage level of the node N3 applied to the N-well initially follows the power supply voltage, and then the voltage level of the output terminal Dout becomes higher than the power supply voltage. It can be seen that it follows the voltage level.

제5도는 종래 및 제3도에 도시된 데이타 출력버퍼가 동작할 때에 생성되는 누설전류를 비교분석한 제2시뮬레이션도로서, 전원전압은 5V로 고정되어 있는 상태에서 데이타 출력단 Dout의 전압레벨을 변화시키면서 누설전류의 양을 비교한 것이다.FIG. 5 is a second simulation diagram comparing and analyzing leakage current generated when the data output buffers shown in FIG. 3 and FIG. 3 are operated. The voltage level of the data output terminal Dout is changed while the power supply voltage is fixed at 5V. While comparing the amount of leakage current.

제5도에서 (A)는 제1도에 도시된 종래의 데이타 출력버퍼의 N-웰을 통하여 흐르는 전류를 나타낸 것이고, (B)는 제1도에 도시된 데이타 출력버퍼의 풀-업 트랜지스터 MP1를 통하여 흐르는 전류를 나타낸 것이며, (C)는 제2도에 도시된 데이타 출력버퍼의 풀-업 트랜지스터 MP1를 통하여 흐르는 전류를 나타낸 것으로, 본 발명의 제1실시예에 의한 데이타 출력버퍼를 사용할 경우에 있어서는 N-웰을 통하여 흐르는 전류는 역 바이어스 상태의 졍션 다이오드를 통하여 흐르는 양 뿐이고, 이 양은 아주 작다는 것을 알 수 있다.In FIG. 5, (A) shows the current flowing through the N-well of the conventional data output buffer shown in FIG. 1, and (B) shows the pull-up transistor MP1 of the data output buffer shown in FIG. (C) shows the current flowing through the pull-up transistor MP1 of the data output buffer shown in FIG. 2, where the data output buffer according to the first embodiment of the present invention is used. It can be seen that the current flowing through the N-well is only the amount flowing through the junction diode in the reverse bias state, and this amount is very small.

제6도는 본 발명에 의한 데이타 출력버퍼의 제2실시예를 도시한 회로도로서, 고전압 선택회로부(21), 고전압 전달회로부(22), 부트스트랩소자(23)를 제1도에서 추가로 구비하였다.FIG. 6 is a circuit diagram showing a second embodiment of the data output buffer according to the present invention, and further includes a high voltage selection circuit section 21, a high voltage transmission circuit section 22, and a bootstrap element 23 in FIG. .

상기 고전압 선택회로부(21)는 전원전압 및 노드 N3 사이에 접속되며 게이트가 고전압에 접속되고 N형 벌크가 상기 노드 N3에 접속된 PMOS트랜지스터 MP4와, 고전압 및 노드 N3 사이에 접속되며 게이트가 전원전압에 접속되고 N형 벌크가 상기 노드 N3에 접속된 PMOS트랜지스터 MP5로 구성된다. 이 고전압 선택회로부(21)는 제2도의 고전압 선택회로부(11)와 그 동작 및 구성이 동일한 것으로, 다만 전원전압과 고전압의 전위레벨을 비교하여 전위레벨이 더 높은 전압을 상기 노드 N3로 출력하게 된다.The high voltage selection circuit portion 21 is connected between a power supply voltage and a node N3, a gate is connected to a high voltage, an N-type bulk is connected between a high voltage and a node N3, and a gate is connected between a high voltage and a node N3. N-type bulk and PMOS transistor MP5 connected to node N3. The high voltage selection circuit section 21 has the same operation and configuration as the high voltage selection circuit section 11 in FIG. 2 except that the power supply voltage and the potential level of the high voltage are compared to output a voltage having a higher potential level to the node N3. do.

상기 고전압 전달회로부(22)는 고전압 및 노드 N5 사이에 접속되며 게이트가 상기 노드 N1에 접속되고 N형 벌크가 고전압에 접속된 PMOS트랜지스터 MP6가, 상기 노드 N5 및 접지전압 사이에 접속되며 게이트가 입력노드 N4에 접속된 NMOS트랜지스터 MN2와, 고전압 및 노드 N1 사이에 접속되며 게이트가 상기 노드 N5에 접속되고 N형 벌크가 고전압에 접속된 PMOS트랜지스터 MP7과, 상기 노드 N1 및 접지전압 사이에 접속되며 게이트에 상기 입력노드 N1의 신호가 인버터 G1에 의해 반전된 신호가 인가되는 NMOS트랜지스터 MN3로 구성된다.The high voltage transfer circuit section 22 is connected between a high voltage and a node N5 and a PMOS transistor MP6 having a gate connected to the node N1 and an N-type bulk connected to a high voltage is connected between the node N5 and the ground voltage and a gate is input. An NMOS transistor MN2 connected to a node N4, a PMOS transistor MP7 connected between a high voltage and a node N1, a gate connected to the node N5, and an N-type bulk connected to a high voltage, and connected between the node N1 and a ground voltage and a gate The NMOS transistor MN3 to which the signal of the input node N1 is inverted by the inverter G1 is applied.

그 동작은 상기 입력노드 N4의 전위레벨이 하이이면 상기 NMOS트랜지스터 MN2 및 PMOS트랜지스터 MP7이 턴-온되어 출력노드 N1으로 고전압이 전달되고, 반면 출력노드 N1의 전위레벨이 로우이면 상기 NMOS트랜지스터 MN3가 턴-온되어 출력노드 N1의 전위를 로우로 만든다.When the potential level of the input node N4 is high, the NMOS transistor MN2 and the PMOS transistor MP7 are turned on, and a high voltage is transmitted to the output node N1. On the other hand, when the potential level of the output node N1 is low, the NMOS transistor MN3 becomes low. Turned on to bring the potential of output node N1 low.

그리고 상기 부트스트랩 소자(23)는 상기 고전압 전달회로부(22)의 출력노드 N1의 전위레벨을 전원전압으로 유지시켜 주기 위한 것으로, 전원전압 및 노드 N1 사이에 접속되며 게이트가 고전압에 접속되고 N형 벌크가 상기 노드 N3에 접속된 PMOS트랜지스터 MP8로 구성된다.The bootstrap element 23 is for maintaining the potential level of the output node N1 of the high voltage transfer circuit unit 22 at a power supply voltage. The bootstrap element 23 is connected between the power supply voltage and the node N1 and has a gate connected to a high voltage. The bulk consists of a PMOS transistor MP8 connected to the node N3.

상기 고전압 선택회로부(21)과 고전압 전달회로부(22) 및 부트스트랩소자 (23)를 데이타 출력버퍼에 조합하여 구성하면, 상기 고전압 전달회로부(22)를 통하여 풀-업 트랜지스터 MP1의 게이트를 제어하는 노드 N1로 전원전압보다 전압레벨이 높은 고전압을 인가하고, 상기 고전압 선택회로부(21)를 통하여 고전압과 전원전압을 비교하여 전압레벨이 더 높은 전압을 풀-업 트랜지스터 MP1 및 스위치 소자 MP8의 N-웰로 인하여 반도체 소자에 전력이 공급되는 초기에 고전압이 전원전압보다 낮은 경우에만 노드 N1를 전원전압 레벨까지 상승시키도록 구현하였다.When the high voltage selection circuit unit 21, the high voltage transfer circuit unit 22, and the bootstrap element 23 are configured in combination with the data output buffer, the gate of the pull-up transistor MP1 is controlled through the high voltage transfer circuit unit 22. A high voltage having a voltage level higher than that of the power supply voltage is applied to the node N1, and a voltage having a higher voltage level is obtained by comparing the high voltage and the power supply voltage through the high voltage selector circuit 21 to N- of the pull-up transistor MP1 and the switch element MP8. Due to the well, the node N1 is raised to the power supply voltage level only when the high voltage is lower than the power supply voltage at the initial power supply to the semiconductor device.

제6도의 데이타 출력버퍼는 풀-업 트랜지스터 MP1를 턴-오프시키는 경우에 게이트 전압이 전원전압보다 높은 고전압까지 전압레벨이 상승하기 때문에 상기 제5도에 도시된 (C)의 누설전류로 나타나지 않게 된다.The data output buffer of FIG. 6 does not appear as a leakage current of (C) shown in FIG. 5 because the voltage level rises to a high voltage at which the gate voltage is higher than the power supply voltage when the pull-up transistor MP1 is turned off. do.

또한, 제6도의 데이타 출력버퍼에 포함된 전원전압과 고전압의 전압레벨을 비교하는 고전압 선택회로부(21)를 고전압 발생회로(도시안됨)에 포함시키고, 게이트가 고전압에 의해 제어되며 소오스로 전원전압이 인가되고 벌크 바이어스로 상기 고전압 선택회로부(21)의 출력을 이용하는 PMOS트랜지스터 MP8의 드레 인을 고전압 발생회로의 고전압 출력단에 접속시켜, 고전압 발생회로가 동작하는 초기에 고전압 출력단의 전압레벨을 전원전압레벨까지 빠른 시간 내에 끌어 올릴 수 있다.In addition, a high voltage selection circuit unit 21 for comparing the power voltage included in the data output buffer of FIG. 6 with the voltage level of the high voltage is included in the high voltage generation circuit (not shown), the gate is controlled by the high voltage, and the power supply voltage is sourced. The drain of the PMOS transistor MP8, which is applied and uses the output of the high voltage selection circuit section 21 as a bulk bias, is connected to the high voltage output terminal of the high voltage generation circuit, so that the voltage level of the high voltage output terminal is initially supplied to the power supply voltage. You can pull up to the level quickly.

이상에서 설명한 바와 같이, 본 발명의 고전압 선택회로 및 그를 포함하는 데이트 출력버퍼를 반도체 메모리 장치의 내부에 구현하게 되면, 데이타 출력단 Dout의 전압레벨이 전원전압보다 높은 경우에 데이타 출력단 Dout에서 전원전압으로의 누설전류가 생기는 것을 방지하여 전력소모를 줄일 수 있는 효과가 있다. 또한, 본 발명의 고전압 선택회로를 이용하여 고전압 발생회로의 고전압 출력단을 프리차지시키게 되면 단시간 내에 고전압의 전압레벨을 상승시킬 수 있는 효과를 얻을 수 있다.As described above, when the high voltage selection circuit of the present invention and the data output buffer including the same are implemented in the semiconductor memory device, when the voltage level of the data output terminal Dout is higher than the power supply voltage, the data output terminal Dout is converted into the power supply voltage. There is an effect that can reduce the power consumption by preventing the leakage current of. In addition, when the high voltage output terminal of the high voltage generation circuit is precharged using the high voltage selection circuit of the present invention, an effect of increasing the voltage level of the high voltage in a short time can be obtained.

Claims (6)

두 노드의 전압레벨을 비교하여 전압레벨이 높은 전압을 출력하는 고전압 선택회로에 있어서, 드레인과 벌크가 출력노드에 접속되고 게이트가 제2전압에 접속되며, 소오스는 제1전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 제2전압에 접속되며 게이트는 제1전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 PMOS트랜지스터 MP3을 구비한 것을 특징으로 하는 고전압 선택회로.In a high voltage selection circuit that compares the voltage levels of two nodes and outputs a voltage having a high voltage level, a drain and a bulk are connected to an output node, a gate is connected to a second voltage, and a source is connected to the first voltage. And a PMOS transistor MP3 connected to an output node with a source connected to a first voltage, a gate connected to a first voltage, a source connected to a source, and a bulk connected to the output node. 반도체 메모리 장치의 데이타 출력버퍼에 있어서, 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 전원전압 및 출력단자의 전압레벨을 비교하여 높은 전압레벨을 상기 풀-업 트랜지스터의 벌크 바이어스로 출력하여 래치-업을 방지하는 고전압 선택수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.In a data output buffer of a semiconductor memory device, a pull-up transistor for transmitting a power supply voltage to an output terminal, a pull-down transistor for transmitting a ground voltage to an output terminal, and a voltage level of the power supply voltage and the output terminal are compared. And a high voltage selecting means for outputting a high voltage level to the bulk bias of the pull-up transistor to prevent latch-up. 제2항에 있어서, 상기 고전압 선택수단은, 드레인과 벌크가 상기 풀-업 트랜지스터의 N-웰로 인가되는 출력노드에 접속되고 게이트가 데이타 출력단에 접속되며, 소오스는 전원전압에 접속된 제1PMOS트랜지스터와, 드레인은 데이타 출력단에 접속되며 게이트는 전원전압에 접속되고, 소오스와 벌크가 공통으로 출력노드에 접속된 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.3. The first PMOS transistor of claim 2, wherein the high voltage selecting means comprises: a first PMOS transistor having a drain and a bulk connected to an output node applied to an N-well of the pull-up transistor, a gate connected to a data output terminal, and a source connected to a power supply voltage. And a second PMOS transistor having a drain connected to a data output terminal, a gate connected to a power supply voltage, and a source and a bulk connected to an output node in common. 반도체 메모리 장치에 있어서, 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 풀-업 트랜지스터의 게이트에 공급될 입력 데이타의 전압을 승압시키기 위한 부스트랩 수단과, 전원전압 및 고전압을 비교하여 높은 전압레벨을 갖는 전압을 상기 풀-업 트랜지스터의 벌크 및 상기 부스트랩 수단에 공급하여 상기 풀-업 트랜지스터의 래치-업 및 상기 부스트랩 수단의 래치-업을 방지하는 고전압 선택수단을 구비한 것을 특징으로 하는 데이타 출력버퍼.1. A semiconductor memory device comprising: a pull-up transistor for transferring a power supply voltage to an output terminal, a pull-down transistor for transferring a ground voltage to an output terminal, and a voltage of input data to be supplied to a gate of the pull-up transistor; And a boosting means for supplying a voltage having a high voltage level by comparing a power supply voltage and a high voltage to the bulk of the pull-up transistor and the boosting means to latch-up and boosting the pull-up transistor. And a high voltage selecting means for preventing latch-up of the data output buffer. 제4항에 있어서, 상기 고전압 선택수단은, 상기 풀-업 트랜지스터의 벌크 및 상기 부스트랩 수단에 공통적으로 접속된 전송라인과, 상기 전송라인에 접속된 드레인, 상기 전원전압에 접속된 게이트 및 상기 고전압에 접속된 소오스를 갖는 제1PMOS트랜지스터와, 상기 전원전압에 접속된 드레인, 상기 고전압에 접속된 게이트 및 상기 전송라인에 접속된 소오스를 갖는 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.5. The apparatus of claim 4, wherein the high voltage selecting means comprises: a transmission line commonly connected to the bulk of the pull-up transistor and the boost strap means, a drain connected to the transmission line, a gate connected to the power supply voltage, and the And a second PMOS transistor having a source connected to a high voltage, a drain connected to the power supply voltage, a gate connected to the high voltage, and a source connected to the transmission line. 제4항에 있어서, 상기 고전압 및 제1노드(N5)의 사이에 접속되어 자신의 게이트로 인가되는 상기 부스트랩 수단에 접속되는 제2노드(N1)상의 전압에 따라 상기 고전압을 상기 제1노드(N5)쪽으로 전송하는 PMOS트랜지스터 MP6과, 상기 제1노드 (N5) 및 접지전압 사이에 접속되어 자신의 게이트으로 인가되는 입력노드(N4)상의 입력 데이타의 논리값에 따라 상기 제1노드(N5)상의 전압을 접지전압쪽으로 통과시키는 NMOS트랜지스터 MN2와, 상기 고전압 및 상기 제2노드(N1)의 사이에 접속되어 자신의 게이트쪽으로 인가되는 상기 제1노드(N5)상의 전압에 따라 상기 고전압을 상기 제2노드(N1)쪽으로 전송하는 PMOS트랜지스터 MP7과, 상기 제2노드(N1) 및 접지전압 사이에 접속되어 인버터(G1)을 경유하여 자신의 게이트에 인가되는 상기 입력노드 (N4)로부터의 상기 입력 데이타의 논리값에 따라 상기 NMOS트랜지스터(MN2)와 상호 보완적으로 구동되어 상기 제2노드(N1)상의 전압을 상기 접지전압쪽으로 바이패스시키는 NMOS트랜지스터(MN3)로 구성되어 상기 부스트랩 수단과 상기 입력 데이타를 매칭시키는 고전압 전달수단을 추가로 구비한 것을 특징으로 하는 데이타 출력버퍼.5. The first node of claim 4, wherein the high voltage is applied according to a voltage on a second node (N1) connected between the high voltage and the first node (N5) and connected to the boost device applied to its gate. The first node N5 according to the logic value of the PMOS transistor MP6 transmitted to the N5 and the input data on the input node N4 connected between the first node N5 and the ground voltage and applied to its gate. NMOS transistor MN2 for passing the voltage on the ground voltage to the ground voltage and the high voltage according to the voltage on the first node N5 connected between the high voltage and the second node N1 and applied to its gate. The PMOS transistor MP7 transmitting to the second node N1 and the input node N4 connected between the second node N1 and the ground voltage and applied to its gate via the inverter G1. Input data Comprising an NMOS transistor (MN3) is driven complementary to the NMOS transistor (MN2) in accordance with a logic value to bypass the voltage on the second node (N1) toward the ground voltage to the boost strap means and the input data And a high voltage transmission means for matching the data output buffer.
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KR101286241B1 (en) * 2007-11-26 2013-07-15 삼성전자주식회사 Maximum voltage source selector

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