KR950011622B1 - 전송클럭 수신절체회로 - Google Patents

전송클럭 수신절체회로 Download PDF

Info

Publication number
KR950011622B1
KR950011622B1 KR1019930022221A KR930022221A KR950011622B1 KR 950011622 B1 KR950011622 B1 KR 950011622B1 KR 1019930022221 A KR1019930022221 A KR 1019930022221A KR 930022221 A KR930022221 A KR 930022221A KR 950011622 B1 KR950011622 B1 KR 950011622B1
Authority
KR
South Korea
Prior art keywords
clock
circuit
supplied
state
selection
Prior art date
Application number
KR1019930022221A
Other languages
English (en)
Other versions
KR950013034A (ko
Inventor
최성철
Original Assignee
금성정보통신주식회사
정장호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성정보통신주식회사, 정장호 filed Critical 금성정보통신주식회사
Priority to KR1019930022221A priority Critical patent/KR950011622B1/ko
Publication of KR950013034A publication Critical patent/KR950013034A/ko
Application granted granted Critical
Publication of KR950011622B1 publication Critical patent/KR950011622B1/ko

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

내용 없음.

Description

전송클럭 수신절체회로
제1도는 종래의 전송클럭 수신절체회로 구성도.
제2도는 본 발명에 의한 전송클럭 수신절체회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 수신버퍼 12~15 : 대역통과필터
16, 17 : 클럭검색회로 18 : 상태감지제어회로
19 : 선택회로 20 : 수신클럭분주회로
P1~P5 : 선택단자 30 : 입력선택회로
31, 32 : 대역통과필터 33, 34 : 검색회로
35 : 클럭선택회로 36 : 위상 비교클럭생성분주기
37 : 상태제어회로
본 발명은 교환시스템의 망동기장치에 구비된 PLL(Phase Locked Loop)회로에 비교기준 클럭으로서 공급되는 전송클럭을 절체하는 전송클럭 수신절체회로에 관한 것으로, 특히 전송클럭 절체를 자동으로 수행함으로써 망동기 장치의 PLL회로의 동작정지를 방지하여 안정된 망동기를 유지시키도록 한 정송 클럭수신 절체회로에 관한 것이다.
일반적으로 교환시스템에서는 교환방식에 따라 상이한 주파수의 전송클럭을 사용하는데, 북미방식에서는 1,544㎒의 T1클럭을 전송클럭으로서 사용하고 유럽방식에서는 2,048㎒의 E1클럭을 전송클럭으로서 사용한다. 교환시스템간의 망동기를 유지하기 위해서는 T1 또는 E1클럭으로 이루어진 전송클럭을 수신한 후 분주하여 망동기장치의 PLL회로에 비교기준 클럭으로서 공급해주어야 한다.
종래의 전송클럭 수신절체회로는 제1도에 도시된 바와 같이 수신버퍼(11), 대역통과필터(12~15), 클럭검색회로(16, 17), 상태감지제어회로(18), 선택회로(19), 수신클럭분주회로(20) 및 다수의 선택단자(P1~P5)를 구비하여 이루어진다. 수신버퍼(11)는 각 입력단(AI, BI)에 공급된 E1 또는 T1클럭을 수신하여 선택단자(P1) 또는 선택단자(P2)측으로 출력하는데, 입력단(AI)에 공급된 E1 또는 T1클럭은 출력단(AO)를 통해 출력되며 입력단(BI)에 공급된 E1 또는 T1클럭은 출력단(AO)를 통해 출력되며 입력단(B1)에 공급된 E1 또는 T1 클럭은 출력단(BO)를 통해 출력된다. 각 선택단자(P1, P2)는 3개의 포트(a, b, c)를 구비하며, 수신버퍼(11)로부터 공급된 T1클럭을 대역통과필터(12, 14)측으로 전달하는 경우수신버퍼(11)와 대역통과필터(12, 14)를 포트(a)를 통해 연결하고 수신버퍼(11)로부터 공급된 E1클럭을 대역통과필터(13, 15)측으로 전달하는 경우 수신버퍼(11)와 대역통과필터(13, 15)를 포트(c)를 통해 연결한다. 대역통과필터(12, 14)의 각각은 수신버퍼(11)로부터 선택단자(P1, P2)를 통해 공급된 T1클럭을 대역여파하여 선택단자(P3)또는 (P4)측으로 출력하며, 대역통과필터(13, 15)의 각각은 수신버퍼(11)로부터 선택단자(P1, P2)를 통해 공급된 E1클럭을 대역여파하여 선택단자(P3)또는 (P4)측으로 출력한다. 각 선택단자(P3, P4)는 3개의 포트(a, b, c)를 구비하며, 대역통과필터(12, 14)로부터의 T1클럭을 전달하는 경우 포트(a)를 통해 전달하고 대역통과필터(13, 15)로 부터의 E1클럭을 전달하는 경우 포트(c)를 통해 전달한다. 클럭검색회로(16, 17)의 각각은 선택단자(P3, P4)를 통해 공급되는 클럭이 T1 및 E1클럭중의 어느 클럭인가를 감지하여 해당 감지신호를 상태감지제어회로(18)측으로 출력하며, 상태감지제어회로(18)는 클럭검색회로(16, 17)로부터 공급되는 클럭감지신호를 수신하여 해당 클럭이 정상적으로 공급되는지의 여부를 감지하고 정상적인 클럭을 선택할 수 있도록 선택회로(19)를 제어한다. 선택회로(19)는 선택단자(P3, P4)로부터 공급된 E1, T1클럭 중에서 상태감지제어회로(18)의 제어에 따라 정상적인 클럭을 선택하여 수신클럭분주회로(20)측으로 출력한다. 수신클럭분주회로(20)는 선택회로(19)로부터 공급된 T1 또는 E1클럭을 분주하여 망동기장치의 PLL회로에 비교기준 클럭으로서 공급하는데, E1클럭을 공급받는 경우에는 선택단자(P5)의 포크(a)를 통해 공급되는 하이레벨(high-level)신호에 따라 E1클럭을 256분주하며 T1클럭을 공급받는 경우에는 선택단자(P5)의 포트(c)를 통해 공급되는 로우레벨(Low-level)신호에따라 T1클럭을 193분주한다.
이와 같은 종래의 전송클럭수신절체회로는 수신버퍼(11)를 통해 공급되는 클럭이 E1클럭에서 T1클럭으로 바뀌거나 T1클럭에서 E1클럭으로 바뀌는 경우 선택단자(P1~P5)의 연결을 수동으로 변경해야하므로, 신속하게 전송클럭을 절체할 수 없으며 선택단자(P1~P5)의 연결을 변경하는 동안에 망동기장치의 PLL회로에 대한 비교기준 클럭공급이 중단되어 망동기가 불안정하게 되는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 전송클럭절체를 자동으로 함으로써 신속하게 전송클럭을 절체함과 동시에 망동기장치에 구비된 PLL회로의 동작정지를 방지하여 안정된 망동기를 유지하도록 한 전송클럭수신절체회로를 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위하여, 본 발명은 두 입력단중 하나를 선택하여 E1 및 T1클럭을 수신하는 입력선택회로, 상기 입력선택회로로 부터 공급되는 T1클럭을 대역여파하는 제1대역통과필터, 상기 입력선택회로로 부터 공급되는 E1클럭을 대역여파하는 제2대역통과필터, 상기 제1중대역통과필터로 부터 공급되는 T1클럭이 상태를 감지하여 제1상태신호를 출력하는 제1검색회로, 상기 제2대역통과필터로 부터 공급되는 E1클럭의 상태를 감지하여 제2상태신호를 출력하는 제2검색회로, 상기 제1 및 제2상태신호에 따라 클럭선택제어신호 및 분주제어신호를 출력함과 동시에 상기 입력선택회로의 입력단 선택을 제어하는 상태제어회로, 상기 상태제어회로로 부터 공급된 클럭선택제어신호에 따라 상기 제1 및 제2대역통과필터로 부터의 클럭중 하나를 선택하여 출력하는 클럭선택회로 및, 상기 클럭선택회로로 부터의 클럭을 상기 상태제어회로로 부터 공급된 분주제어신호에 따라 소정횟수로 분주하여 망동기 장치의 PLL회로 측으로 비교기준 클럭으로서 공급하는 위상비교클럭 생성분주기를 구비하는 것을 특징으로 하는 전송클럭 수신절체회로를 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다. 본 발명에 의한 전송클럭 수신절체회로는 제2도에 도시된 바와 같이 입력선택회로(30), 대역통과여파기(31, 32), 검색회로(33, 34), 클럭선택회로(35), 위상 비교클럭 생성분주기(36) 및 상태제어회로(37)를 구비하여 이루어진다. 입력선택회로(30)는 입력단(11, 12)를 통해 E1 또는 T1클럭을 공급받아 대역통과필터(31, 32)측으로 전달하는데, 상태제어회로(37)의 제어에 따라 입력단(11, 12)중 하나를 선택한다. 대역통과필터(31)는 입력선택회로(30)로 부터 공급된 T1클럭을 대역여파하여 출력하며, 대역통과필터(32)는 입력선택회로(30)로 부터 공급된 E1클럭을 대역여파하여 출력한다. 검색회로(33)는 대역통과필터(31)로 부터 공급되는 T1클럭의 상태를 검출하여 해당 상태신호를 상태 제어회로(37)측으로 출력하며, 검색회로(34)는 대역통과필터(32)로 부터 공급되는 E1클럭의 상태를 검출하여 해당 상태신호를 상태제어회로(37)측으로 출력한다. 상태제어회로(37)는 PAL(Programable Array Logic)또는 GAL(Gate Arrey Logic)등으로 구성할 수 있는데, 검색회로(33, 34)로부터 공급된 상태신호에 따라 E1 및 T1클럭중 정상적인 클럭을 선택할 수 있도록 클럭선택회로(35)를 제어함과 동시에 위상 비교클럭 생성분주기(36)의 분주횟수를 제어하며 입력되는 전송클럭 교체시 입력선택회로(30)가 입력단(11, 12)중 하나를 선택하도록 입력선택회로(30)를 제어한다. 클럭선택회로(35)는 상태제어회로(37)의 제어에 따라 대역통과필터(31)로 부터의 T1클럭과 대역통과필터(32)로 부터의 E1클럭중 하나를 선택하여 위상비교클럭 생성분주기(36)측으로 출력한다. 위상 비교 클럭 생성분주기(36)는 상태제어회로(37)의 제어에 따라 분주횟수를 변경하는데, 클럭선택회로(35)로 부터 E1클럭이 공급되는 경우 E1클럭을 256분주하여 망동기장치의 PLL회로측에 비교기준 클럭으로서 공급하며 클럭선택회로(35)로 부터 T1클럭이 공급되는 경우 T1클럭을 193분주하여 망동기장치의 PLL회로 측에 비교클럭으로서 공급한다.
이와 같은 전송클럭수신회로의 동작과정을 설명한다. 입력선택회로(30)의 각 입력단(11, 12)에는 E1 또는 T1클럭이 공급되는데, 입력선택회로(30)는 먼저 입력단(11)에 공급되는 클럭을 수신하여 출력단(0)을 통해 출력한다. 입력선택회로(30)의 출력단(0)으로 부터 T1클럭이 출력되는 경우 T1클럭은 대역통과필터(31)에 의해 잡음제거되어 검색회로(33)와 클럭선택회로(35)측으로 출력되며, 입력선택회로(30)의 출력단(0)으로 부터 E1클럭이 출력되는 경우 E1클럭은 대역통과필터(32)에 의해 잡음제거되어 검색회로(34)와 클럭선택회로(35)측으로 출력된다. 검색회로(33)는 T1클럭의 상태를 검출하여 해당 상태신호를 상태제어회로(37)측으로 출력하고, 검색회로(34)는 E1클럭의 상태를 검출하여 해당 상태신호를 상태제어회로(37)측으로 출력한다. 상태제어회로(37)는 검색회로(33, 34)로 부터 공급된 상태신호에 의거하여 양호한 클럭으로 판단되는 T1, E1클럭중 하나를 선택하기 위한 제어신호를 클럭선택회로(35)측으로 송출하고, 또한 선택된 클럭의 종류에 따라 분주횟수를 결정해 주기 위한 제어신호를 위상비교 클럭 생성분주기(36)측으로 출력한다. 클럭선택회로(35)는 대역통과여파기(31, 32)로 부터 공급된 E1, T1클럭중 하나를 상태제어회로(37)의 제어에 따라 선택하여 위상비교클럭 생성분주기(36)측으로 출력하는데, 위상비교클럭 생성분주기(36)는 클럭선택회로(35)로 부터 E1클럭이 공급되면 상태제어회로(37)의 제어에 따라 256분주하고 클럭선택회로(35)로 부터 T1클럭이 공급되면 상태제어회로(37)의 제어에 따라 193분주하여 망동기장치의 PLL회로에 비교기준 클럭으로서 공급한다. 이때, 상태제어회로(37)는 입력선택회로(30)의 입력단(11)에 공급되는 T1 또는 E1클럭에 이상이 발생되어 검색회로(33, 34)를 통해 공급되는 상태신호에 이상이 발생되는 경우 입력단(12)를 통해 공급되는 클럭을 수신하도록 입력선택회로(30)를 제어한다.
이상 설명한 바와 같이, 본 발명은 수신되는 전송클럭절체시 자동으로 신속하게 절체할 수 있으며, 전송클럭절체시 망동기장치에 구비된 PLL회로에 공급되는 비교기준 클럭의 중단을 방지하여 망동기를 안정되게 유지할 수 있는 효과가 있다.

Claims (1)

  1. 전송클럭 수신절체회로에 있어서, 두 입력단(11, 12)중 하나를 선택하여 E1 및 T1클럭을 수신하는 입력선택회로(30), 상기 입력선택회로(30)로부터 공급되는 T1클럭을 대역여파하는 제1대역통과필터(31), 상기 입력선택회로(30)로부터 공급되는 E1클럭을 대역여파하는 제2대역통과필터(32), 상기 제1대역통과필터(31)로부터 공급되는 T1클럭의 상태를 감지하여 제1상태신호를 출력하는 제1검색회로(33), 상기 제2대역통과필터(32)로부터 공급되는 E1클럭의 상태를 감지하여 제2상태신호를 출력하는 제2검색회로(34), 상기 제1 및 제2상태신호에 따라 클럭 선택제어신호 및 분주제어신호을 출력함과 동시에 상기 입력선택회로(30)의 입력단 선택을 제어하는 상태제어회로(37), 상기 상태제어회로(37)로 부터 공급된 클럭선택제어신호에 따라 상기 제1 및 제2대역통과필터(31, 32)로부터의 클럭중 하나를 선택하여 출력하는 클럭선택회로(35)및, 상기 클럭선택회로(35)로부터의 클럭을 상기 상태제어회로(37)로부터 공급된 분주제어신호에 따라 소정횟수로 분주하여 망동기 장치의 PLL회로 측으로 비교기준 클럭으로서 공급하는 위상비교클럭생성분주기(36)를 구비하는 것을 특징으로 하는 전송클럭 수신절체회로.
KR1019930022221A 1993-10-25 1993-10-25 전송클럭 수신절체회로 KR950011622B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930022221A KR950011622B1 (ko) 1993-10-25 1993-10-25 전송클럭 수신절체회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930022221A KR950011622B1 (ko) 1993-10-25 1993-10-25 전송클럭 수신절체회로

Publications (2)

Publication Number Publication Date
KR950013034A KR950013034A (ko) 1995-05-17
KR950011622B1 true KR950011622B1 (ko) 1995-10-06

Family

ID=19366499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930022221A KR950011622B1 (ko) 1993-10-25 1993-10-25 전송클럭 수신절체회로

Country Status (1)

Country Link
KR (1) KR950011622B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396648B1 (ko) * 1999-09-28 2003-09-02 엘지전자 주식회사 전송클럭 절체회로

Also Published As

Publication number Publication date
KR950013034A (ko) 1995-05-17

Similar Documents

Publication Publication Date Title
US5852728A (en) Uninterruptible clock supply apparatus for fault tolerant computer system
EP0841834B1 (en) Method and apparatus for a hitless switch-over between redundant signals
JPH04113718A (ja) ヒットレス・クロック切替装置
US5631931A (en) Bus type clock supplying system for providing a clock in a communication system with a plurality of clock bus lines
US6675307B1 (en) Clock controller for controlling the switching to redundant clock signal without producing glitches by delaying the redundant clock signal to match a phase of primary clock signal
US5197086A (en) High speed digital clock synchronizer
US6618358B2 (en) Method and apparatus for switching a clock source from among multiple T1/E1 lines with user defined priority
US4885740A (en) Digital signal switch
KR950011622B1 (ko) 전송클럭 수신절체회로
AU645301B2 (en) Clock signal multiplexer circuit
US4297649A (en) Malfunction detector for a group of cyclically interconnected phase-locked oscillators
US5003308A (en) Serial data receiver with phase shift detection
KR20010029434A (ko) 클럭 선택을 위한 디지탈 스위칭 이행 시의 타임-워킹방지 방법 및 시스템
NZ260094A (en) Data synchronizer for multilevel digital data
JPH0897750A (ja) クロック受信分配システム
KR100212050B1 (ko) 디지탈 교환기의 동기소스 감시 및 선택방식과 그 회로
US5003560A (en) Receiving counter phase synchronization circuit of the synchronous transmission system
JP2962255B2 (ja) クロック系の冗長構成における位相制御方式
KR100279714B1 (ko) 클록 생성기 장치
KR0173055B1 (ko) 국부 타이밍 발생 장치
KR950003655B1 (ko) 전전자 교환기의 망동기 입력 기준 클럭 선택 및 분주회로
GB2120499A (en) Clocking arrangement
JP4484490B2 (ja) ネットワーククロック切替装置
JPH03154450A (ja) ディジタル装置の同期方式
JPH11298460A (ja) クロック切替回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee