KR970053546A - 반도체 장치의 금속 배선 형성 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 필드산화막과 베이스산화막의 단차를 없애 상기 필드산화막 및 베이스산화막상에 형성되는 금속 배선의 스텝 커버리지(step coverage)를 개선할 수 있는 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 반도체 기판에 형성된 웰 영역 및 소자분리영역을 사이에 두고 상기 반도체 기판상에 제1산화막을 형성하는 공정과; 상기 제1산화막 패턴상에 제2산화막을 형성하는 공정과; 상기 반도체 기판을 향하여 상기 제2산화막상에 불순물 이온을 주입하여 상기 웰 영역내에 베이스 영역을 형성하기 위한 불순물 이온층을 형성하는 공정과; 상기 제2산화막을 포함하여 제1산화막의 소정의 두께까지 식각하는 공정과; 소자가 형성되는 금속 배선형성 영역을 제외한 상기 반도체 기판의 주변영역에 포토레지스트 패턴을 형성하는 공정과; 상기 포토레지스트 패턴이 형성된 부분을 제외한 상기 금속배선형성 영역 및 상기 주변영역의 상기 제1산화막 패턴을 제거하는 공정과; 포터레지스트 패턴이 제거된 상기 주변영역을 포함하여 상기 반도체 기판 전면에 제3산화막을 형성하는 공정과; 상기 주변영역을 제외한 금속배선형성 영역의 상기 제3산화막상에 제1금속배선, 층간절연막, 그리고 제2금속배선을 순차적으로 형성하는 공정을 포함하고 있다. 이 방법에 의해서, 반도체 장치의 금속배선의 스텝 커버리지를 개선할 수 있고, 아울러 제2금속배선이 오픈되는 문제점을 해결할 수 있다.

Description

반도체 장치의 금속 배선 형성 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A도 내지 제2B도는 본 발명의 실시예에 따른 반도체 장치의 금속 배선을 형성하는 방법을 보여주고 있는 순차 공정도이다.

Claims (3)

1. 반도체 기판(10)에 형성된 웰 영역(12)및 소자분리영역(14)을 사이에 두고 상기 반도체 기판(10)상에 제1산화막(16)을 형성하는 공정과; 상기 제1산화막의 패턴(16a)을 형성하여 상기 웰 영역(12)의 베이스 영역이 형성될 영역을 정의하는 공정과; 상기 제1산화막 패턴(16a)상에 제2산화막(16b)을 형성하는 공정과; 상기 반도체 기판(10)을 향하여 상기 제2산화막(16b)상에 불순물 이온을 주입하여 상기 웰 영역(12)내에 베이스 영역을 형성하기 위한 불순물 이온층 (20)을 형성하는 공정과; 상기 제2산화막(16b)을 포함하여 제1산화막 패턴(16a)의 소정의 두께까지 식각하는 공정과; 소자가 형성되는 금속배선형성 영역(A)을 제외한 상기 반도체 기판(10)의 주변영역(B)에 포토레지스트 패턴(21)을 형성하는 공정과; 상기 포토레지스트 패턴(21)이 형성된 부분을 제외한 상기 금속배선형성 영역(A)및 상기 주변영역(B)의 상기 제1산화막패턴(16a)을 식각하는 공정과; 상기 포토레지스트 패턴(21)이 제거된 상기 주변영역(B)을 포함하여 상기 반도체 기판(10)전면에 제3산화막(16c)을 형성하는 공정과; 상기 주변영역을 제외한 금속배선형성 영역(A)의 상기 제3산화막(16c)상에 제1금속배선(24), 층간절연막(26),그리고 제2금속배선(28)을 순차적으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
2. 제1항에 있어서, 상기 주변영역(B)의 포토레지스트 패턴(21)이 형성된 부분의 제3산화막(16c)은 반도체 장치의 제조 공정에서 자동정렬키로 사용되는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
3. 제1항에 있어서, 상기 제2산화막(16b)을 포함하여 상기 제1산화막 패턴(16a)의 소정의 두께까지 식각하는 공정은 10HF를 이용하여 진행되는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.