KR940022257A - 데이터 처리 시스템 및 방법 - Google Patents

데이터 처리 시스템 및 방법 Download PDF

Info

Publication number
KR940022257A
KR940022257A KR1019940006182A KR19940006182A KR940022257A KR 940022257 A KR940022257 A KR 940022257A KR 1019940006182 A KR1019940006182 A KR 1019940006182A KR 19940006182 A KR19940006182 A KR 19940006182A KR 940022257 A KR940022257 A KR 940022257A
Authority
KR
South Korea
Prior art keywords
value
data
instruction
values
circuit
Prior art date
Application number
KR1019940006182A
Other languages
English (en)
Inventor
갤럽 마이클 지
로드니 고크 엘
시튼 2세 로버트 더블유
로웰 테리 지
오스본 스티븐 지
토머진 토마스 제이
Original Assignee
모리스(제이) 죤
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리스(제이) 죤, 모토로라 인코포레이티드 filed Critical 모리스(제이) 죤
Publication of KR940022257A publication Critical patent/KR940022257A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356—Indirect interconnection networks
    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
    • G06F15/17381—Two dimensional, e.g. mesh, torus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023—Two dimensional arrays, e.g. mesh, torus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8092—Array of vector units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/44—Encoding
    • G06F8/445—Exploiting fine grain parallelism, i.e. parallelism at instruction level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/44—Encoding
    • G06F8/447—Target code generation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G06F9/30014—Arithmetic instructions with variable precision
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
    • G06F9/30065—Loop control instructions; iterative instructions, e.g. LOOP, REPEAT
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30083—Power or thermal control instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30094—Condition code generation, e.g. Carry, Zero flag
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30101—Special purpose registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30105—Register structure
    • G06F9/30116—Shadow registers, e.g. coupled registers, not forming part of the register space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3812—Instruction prefetching with instruction modification, e.g. store into instruction stream
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
    • G06F9/38873—Iterative single instructions for multiple data lanes [SIMD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49905—Exception handling
    • G06F7/4991—Overflow or underflow
    • G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Multimedia (AREA)
  • Evolutionary Computation (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Neurology (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Complex Calculations (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)
  • Multi Processors (AREA)
  • Devices For Executing Special Programs (AREA)

Abstract

데이터 처리 시스템(55) 및 그 방법은 하나 이상의 데이터 프로세서(10)을 포함한다. 데이터 프로세서(10)는 벡터연산과 스칼라연산을 둘 다 수행할 수 있다. 마이크로 순서기(22) 하나를 사용하면, 데이터 프로세서(10)는 벡터연산과 스칼라연산을 둘 다 수행할 수 있다. 데이터 프로세서(10)는 또한 벡터연산과 스칼라연산을 둘 다 저장할 수 있는 메모리 회로(14)도 가지고 있다.

Description

데이터 처리 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2-10도는 연산엔진의 핀 할당 설명도.

Claims (412)

  1. 제1포트 ; 제2포트 ; 복수의 제어값을 저장하기 위한 제1저장회로 ; 제2저장회로 ; 상기 복수의 제어값 중에서 제1제어값에 따라 전도상태로 되기도 하고 절연상태로 되기도 하는 제1스위치 회로로서, 상기 제1포트와 제2포트사이에 결합된 제1스위치 회로 ; 상기 복수의 제어값 중에서 제2제어값에 따라 전도상태로 되기도 하고 절연상태로 되기도하는 제1탭 회로로서, 상기 제1포트와 제2저장회로사이에 결합된 제1탭 회로 ; 를 구비하는 데이터 프로세서.
  2. 제1항에 있어서, 상기 제1스위치 회로는 전도상태가 되었을 때는 상기 제1포트와 상기 제2포트를 연결시키는 것을 특징으로 하는 데이타 프로세서.
  3. 제1항에 있어서, 상기 제1포트는 상기 제1스위치가 절연상태에 있을 때는 상기 제2포트와 연결되지 않는 것을 특징으로 하는 데이타 프로세서.
  4. 제1항에 있어서, 상기 복수의 제어값을 동적으로 조정할 수 있는 소프트웨어 프로그램의 결과에 따라 상기 복수의 제어값을 상기 제1저장회로에 전송하는 인터페이스 수단으로서, 상기 제1저장회로와 연결된 인터페이스 수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  5. 제4항에 있어서, 상기 인테페이스 수단과 연결되어 있으며, 소프트웨어 프로그램을 저장할 수 있는 데이타 프로세서 내부 명령저장회로를 구비하는 것을 특징으로 하는 데이타 프로세서.
  6. 제4항에 있어서, 상기 인테페이스 수단과 연결되어 있으며, 소프트웨어 프로그램을 저장할 수 있는 데이타 프로세서 외부 명령저장회로를 구비하는 것을 특징으로 하는 데이타 프로세서.
  7. 제1항에 있어서, 상기 복수의 제어값 각각의 논리값을 결정하며, 상기 제1저장회로와 연결되어서 상기 복수의 제어값 각각의 논리값을 제공하는 리셋 회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  8. 제1항에 있어서, 상기 제1탭 회로는 전도상태에 있을 때 제1포트와 제2저장회로를 연결시키는 것을 특징으로 하는 데이터 프로세서.
  9. 제1항에 있어서, 상기 제1탭 회로는 절연상태에 있을 때 제1포트와 제2저장회로를 연결시키지 않는 것을 특징으로 하는 데이터 프로세서.
  10. 제1항에 있어서, 상기 복수의 제어값 중에서 제3제어값에 따라 전도상태로 되기도 하고 절연상태로 되기도 하는 제2탭 회로로서, 상기 제2포트와 제2저장회로사이에 결합된 제2탭 회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  11. 제10항에 있어서, 상기 제2탭 회로는 전도상태에 있을 때 제2포트와 제2저장회로를 연결시키는 것을 특징으로 하는 데이터 프로세서.
  12. 제10항에 있어서, 상기 제2탭 회로는 절연상태에 있을 때 제2포트와 제2저장회를 연결시키지 않는 것을 특징으로 하는 데이터 프로세서.
  13. 제10항에 있어서, 제3포트 ; 제4포트 ; 상기 복수의 제어값 중에서 제4제어값에 따라 전도상태로 되기도 하고 절연상태로 되기도 하는 제2스위치 회로로서, 상기 제3포트와 제4포트사이에 연결된 제2스위치 회로 ; 상기 복수의 제어값 중에서 제5제어값에 따라 전도상태로 되기도 하고 절연상태로 되기도 하는 제3탭 회로로서, 상기 제3포트와 제2저장회로사이에 연결된 제3탭 회로 ; 상기 복수의 제어값 중에서 제6제어값에 따라 전도상태로 되기도 하고 절연상태로 되기도 하는 제4탭 회로로서, 상기 제4포트와 제2저장회로사이에 연결된 제4탭 회로 ; 를 구비하는 것을 특징으로 하는 데이터 프로세서.
  14. 제1항에 있어서, 상기 제1저장회로는 프로그램 가능한 제어 레지스터인 것을 특징으로 하는 데이터 프로세서.
  15. 디지털 데이터를 통신하기 위한 제1포트 ; 디지털 데이터를 통신하기 위한 제2포트 ; 제어값을 저장하기 위한 제1저장회로 ; 제2저장회로 ; 상기 제어값의 제1부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제1스위치 회로로서, 상기 제1포트와 상기 제2포트 사이에 결합된 제1스위치 회로 ; 상기 제어값의 제2부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제1탭 회로로서, 상기 제1포트와 상기 제2저장회로 사이에 결합된 제1탭 회로 ; 를 구비하는 데이터 프로세서.
  16. 제15항에 있어서, 상기 디지털 데이터는 제1스위치 회로가 전도상태에 있을 때 제1포트와 제2포트 사이에서 전송되는 것을 특징으로 하는 데이터 프로세서.
  17. 제15항에 있어서, 상기 제1스위치 회로가 절연상태에 있을 때는 제1포트와 제2포트 사이에 아무런 디지털 데이터도 전송되지 않는 것을 특징으로 하는 데이터 프로세서.
  18. 제15항에 있어서, 상기 디지털 데이터는 제1탭 회로가 전도상태에 있을 때 제1포트에서 제2저장 회로로 전송되어, 제2저장회로가 디지털 데이터를 저장하고 있는 것을 특징으로 하는 데이터 프로세서.
  19. 제15항에 있어서, 상기 제1탭 회로가 절연상태에 있을때는 제1포트에서 제2저장회로로 아무런 디지털 데이타도 전송되지 않는 것을 특징으로 하는 데이터 프로세서.
  20. 제15항에 있어서, 상기 제어값은 소프트웨어 프로그램의 결과에 따라 제1저장회로에 주어지는 것을 특징으로 하는 데이터 프로세서.
  21. 제20항에 있어서, 소프트웨어 프로그램을 저장할 수 있는 데이터 프로세서 내부 명령저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  22. 제21항에 있어서, 초기화 프로그램을 저장할 수 있는 데이터 프로세서 외부 메모리를 구비하는 것을 특징으로 하는 데이터 프로세서.
  23. 제15항에 있어서, 상기 제어값의 논리값을 결정하면 제1저장호로와 연결되어 상기 제어값의 논리값을 제공하는 리셋 회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  24. 제15항에 있어서, 상기 제어값의 제3부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제2탭 회로로서, 상기 제2포트와 상기 제2저장회로 사이에 결합된 제2탭 회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  25. 제24항에 있어서, 디지털 데이터를 통신하기 위한 제3포트 ; 디지털 데이터를 통신하기 위한 제4포트 ; 상기 제어값의 제4부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제2스위치 회로로서, 상기 제3포트와 상기 제4포트 사이에 결합된 제2스위치 회로 ; 상기 제어값의 제5부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제3탭 회로로서, 상기 제3포트와 상기 제2저장회로 사이에 결합된 제3탭 회로 ; 상기 제어값의 제6부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제4탭 회로로서, 상기 제4포트와 상기 제2저장회로 사이에 결합된 제4탭 회로 ; 를 구비하는 것을 특징으로 하는 데이터 프로세서.
  26. 제15항에 있어서, 데이터 프로세서가 제1동작모드와 제2동작모드 중 한 모드에서 통신하도록 데이터 프로세서를 인에이블시키는 모드선택 수단으로서, 데이터 프로세서가 제1동작모드에 있을 때는, 외부 프로세서가 제1포트와 제2포트를 함께 사용하여 복수의 제어값을 사용하지 않고 제1저장회로에 액세스하도록 하며, 데이터 프로세서가 제2동작모드에 있을 때는, 제1포트와 제2포트가 독립적으로 디지털 데이터를 통신하도록 제1포트와 제2포트를 선택적으로 인에이블시키는 복수의 제어값으로서 제1저장회로에 저장된 상기 복수의 제어값에 따라, 데이터 프로세서가 디지털 정보를 통신하도록 데이터 프로세서를 선택적으로 인에이블하는 모드선택수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  27. 제15항에 있어서, 제1스위치 회로가 전도상태에 있을 때 제1포트와 제2포트 사이에서 전송된 디지털 데이터를 저장하는 유지 레지스터를 구비하는 것을 특징으로 하는 데이터 프로세서.
  28. 데이터 프로세서내에서 디지털 데이터를 통신하는 방법에 있어서, 디지털 데이터를 통신하기 위해 제1포트를 제공하는 단계 ; 디지털 데이터를 통신하기 위해 제2포트를 제공하는 단계 ; 제어값을 저장하기 위해 제1저장회로를 제공하는 단계 ; 디지털 데이터를 저장할 수 있는 제2저장회로를 제공하는 단계 ; 제1스위치 회로를 제1포트와 제2포트 사이에 연결하는 단계 ; 상기 제어값의 제1부분에 따라 제1스위치를 전도상태와 절연상태 중 하나로 선택하는 단계 ; 제1탭 회로를 제1포트와 제2저장회로 사이에 연결하는 단계 ; 상기 제어값의 제2부분에 따라 제1탭 회로를 전도상태와 절연상태 중 하나로 선택하는 단계 ; 로 이루어지는 것을 특징으로 하는 디지털 데이터 통신방법.
  29. 제28항에 있어서, 상기 제1스위치 회로를 전도상태와 절연상태 중 하나를 선택하는 상기 선택단계는, 상기 제어값의 제1 부분이 제1값을 가질 때 디지털 데이터를 제1포트와 제2포트 사이에 전송하는 단계와, 상기 제어값이 제1부분이 제2값을 가질 때 디지털 데이터를 제1포트와 제2포트 사이에 전송하는 것을 억제하는 단계로 이루어진 것을 특징으로 하는 데이터 프로세서.
  30. 제28항에 있어서, 상기 제1탭 회로를 전도상태와 절연상태 중 하나로 선택하는 상기 단계는, 상기 제어값의 제2부분이 제1값을 가질때 디지털 데이터를 제1포트에서 제2저장회로로 전송하는 단계와, 상기 제어값의 제2부분이 제2값을 가질 때 디지털 데이터를 제1포트와 제2저장회로 사이에서 전송하는 것을 억제하는 단계로 이루어진 것을 특징으로 하는 디지털 데이터 통신방법.
  31. 제28항에 있어서, 상기 제어값을 제1저장회로에 공급하기 위해 소프트웨어 프로그램을 인에이블시키는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  32. 제31항에 있어서, 데이터 프로세서가 명령을 실행하고 있는 동안에 제어값을 동적으로 수정하기 위해 소프트웨어 프로그램을 인에이블시키는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  33. 제28항에 있어서, 데이터 프로세서 내부 명령저장회로에 소프트웨어 프로그램을 선택적으로 저장하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  34. 제33항에 있어서, 데이터 프로세서 외부 메모리에 소프트웨어 프로그램을 선택적으로 저장하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  35. 제28항에 있어서, 상기 제어값을 제1저장회로에 공급하기 위하여 리셋 회로를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  36. 제28항에 있어서, 제2탭 회로를 제2포트와 제2저장회로 사이에 연결하는 단계와, 상기 제어값의 제3부분에 따라 제2탭 회로의 전도상태와 절연상태 중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  37. 제36항에 있어서, 상기 제2탭 회로의 상태를 결정하는 상기 단계는 상기 제어값의 제3부분이 제1값을 가질 때 디지털 데이터를 제2포트에서 제2저장회로로 전송하는 단계와, 상기 제어값의 제3부분이 제2값을 가질 때 디지털 데이터를 제2포트에서 제2저장회로로 전송하는 것을 억제하는 단계로 이루어진 것을 특징으로 하는 디지털 데이터 통신방법.
  38. 제37항에 있어서, 디지털 데이터를 통신하기 위해 제3포트를 제공하는 단계 ; 디지털 데이터를 통신하기 위해 제4포트를 제공하는 단계 ; 제2스위치 회로를 제3포트와 제4포트 사이에 연결하는 단계 ; 상기 제어값의 제4부분에 따라 제2스위치를 전도상태와 절연상태 중 하나로 선택하는 단계 ; 제3탭 회로를 제3포트와 제2저장회로 사이에 연결하는 단계 ; 상기 제어값의 제5부분에 따라 제3탭 회로를 전도상태와 절연상태 중 하나로 선택하는 단계 ; 제 4탭 회로를 제4포트와 제2저장회로 사이에 연결하는 단계 ; 상기 제어값의 제6부분에 따라 제4탭 회로를 전도상태와 절연상태 중 하나로 선택하는 단계 ; 를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  39. 복수의 데이터 프로세서와 제1도선을 구비하는 데이터 치리 시스템으로서, 상기 복수의 데이터 프로세서 각각은, 디지털 데이터를 통신하기 위한 복수의 포트 ; 제어값을 저장하는 제1저장회로 ; 제2저장 회로 ; 각각의 상기 제어값의 제1부분에 따라 전도상태와 절연상태 중 한 상태에 있으며 복수의 포트들 중 두 포트들 사이에 결합된 복수의 스위치 회로 ; 각각이 상기 제어값의 제2부분에 따라 전도상태와 절연상태 중 한 상태에 있으며 복수의 포트들 중 소정의 포트와 제2저장회로 사이에 결합된 복수의 탭 회로 ; 를 구비하는 데이터 프로세서이며, 상기 제1도선은, 복수의 데이터 프로세서 중에서 제1데이터 프로세서의 복수의 포트 가운데 한 포트와, 복수의 데이터 프로세서 중에서 제2데이터 프로세서의 복수의 포트 가운데 한 포트사이에서 디지털 데이터를 선택적으로 통신하기 위하여, 복수의 데이터 프로세서 중에서 제1데이터 프로세서의 복수의 포트 가운데 한 포트와, 복수의 데이터 프로세서 중에서 제2데이터 프로세서의 복수의 포트 가운데 한 포트를 연결시키는 제1도선인 데이터 처리시스템.
  40. 제39항에 있어서, 상기 복수의 스위치회로 가운데 소정의 스위치가 전도상태일 때, 디지털 데이터는 복수의 데이터 프로세서 중에서 제1데이터 프로세서의 복수의 포트 가운데 한 포트로부터 복수의 데이터 프로세서 중에서 제2데이터 프로세서의 복수의 포트 가운데 한 포트로 전송되는 것을 특징으로 하는 데이터 처리 시스템.
  41. 제39항에 있어서, 상기 복수의 탭 회로 가운데 임의의 하나로 전도상태에 있을 때, 디지털 데이터는 복수의 데이터 프로세서 가운데 한 데이터 프로세서의 제2저장회로로 전송되며, 디지털 데이터는 복수의 포트 가운데 소정의 해당 포트에서 수신되는 것을 특징으로 하는 데이터 처리 시스템.
  42. 제39항에 있어서, 상기 복수의 스위치회로는 복수의 포트 가운데 제1포트와 제2포트 사이에 연결되어 있으며, 제어값으 제1부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제1스위치 회로와, 복수의 포트 가운데 제3포트와 제4포트 사이에 연결되어 있으며, 제어값의 제2부분에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제2스위치 회로를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  43. 제42항에 있어서, 상기 복수의 탭 회로는 복수의 포트 가운데 제1포트와 제2저장회로 사이에 연결되어 있으며, 제어값의 제3부분에 따라 전도상태와 절연상태중 하나의 상태에 있는 제1탭 회로 ; 복수의 포트 가운데 제2포트와 제2저장회로 사이에 연결되어 있으며, 제어값의 제4부분에 따라 전도상태와 절연 상태중 하나의 상태에 있는 제2탭 회로 ; 복수의 포트 가운데 제3포트와 제2저장회로 사이에 연결되어 있으며, 제어값의 제5부분에 따라 전도상태와 절연상태중 하나의 상태에 있는 제3탭 회로 ; 복수의 포트 가운데 제4포트와 제2저장회로 사이에 연결되어 있으며, 제어값의 제6부분에 따라 전도상태와 절연상태중 하나의 상태에 있는 제4탭 회로 ; 를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  44. 제39항에 있어서, 상기 복수의 데이터 프로세서는 복수의 행과 복수의 열로 배열되어 있는 것을 특징으로 하는 데이터 처리 시스템.
  45. 제39항에 있어서, 상기 복수의 데이터 프로세서는 최소한 하나의 행으로 배열되어 있는 것을 특징으로 하는 데이터 처리 시스템.
  46. 제39항에 있어서, 상기 복수의 데이터 프로세서는 최소한 하나의 열로 배열되어 있는 것을 특징으로 하는 데이터 처리 시스템.
  47. 제1포트 ; 제2포트 ; 복수의 제어값을 저장하기 위한 제1저장회로 ; 제2저장회로 ; 제1포트와 제2포트 사이에 연결되어 있으며, 복수의 제어값 중 제1제어값에 따라 전도상태와 절연상태 중 하나의 상태에 있는 제1스위치 회로 ; 를 구비하는 데이터 프로세서.
  48. 디지털 정보를 통신하기 위한 제1포트 ; 디지털 정보를 통신하기 위한 제2포트 ; 제1포트와 제2포트사이에 연결되어 디지털 정보의 통신을 가능하게 하며, 데이터 프로세서가 디지털 정보를 통신하도록 데이터 프로세서를 인에이블시키는 인에이블수단 ; 복수의 데이터 값 각각이 그에 해당하는 번지의 위치를 가지고 있을 때 상기 복수의 데이터 값을 저장하는 내부 메모리 저장회로로서, 제1포트와 제2포트 둘 다에 연결되어 있는 내부 메모리 저장회로 ; 데이터 프로세서가 제1동작모드에 있을 때는, 외부 프로세서가 제1포트와 제2포트를 함께 사용하여 내부 메모리 저장회로에 있는 복수의 데이터 값 중 하나에 액세스하며, 데이터 프로세서가 제2작동모드에 있을 때는, 디지털 정보가 제1포트와 제2포트와는 독립적으로 통신되는 경우에는, 데이터 프로세서가 제1동작모드와 제2동작모드 중 한 모드에서 통신하도록 데이터 프로세서를 인에이블시키는 모드 선택수단 ; 을 구비하는 데이터 프로세서.
  49. 제48항에 있어서, 제1동작모드는 데이터 프로세서가 정보를 호스트 집적회로와만 통신하도록 인에이블시키며, 제2동작모드는 데이터 프로세서가 호스트 집적회로와 호스트가 아닌 집적회로 중 하나와 선택적으로 통신하도록 인에이블시키는 모드인 것을 특징으로 하는 데이터 프로세서.
  50. 제48항에 있어서, 상기 모드선택수단은 외부에서 액세스할 수 있는 제1집적회로 핀을 구비하는 것을 특징으로 하는 데이터 프로세서.
  51. 제48항에 있어서, 상기 인에이블 수단은, 제1포트와 제2포트 둘 다에 연결되어있고 복수의 제어값을 저장하는 제어 저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  52. 제51항에 있어서, 상기 복수의 제어값은 데이터 프로세서가 제2동작모드에 있을 때는, 데이터 프로세서가 디지털 정보를 선택적으로 내부 메모리 저장회로에 저장하도록, 그리고 데이터 프로세서가 제1포트와 제2포트 사이에서 디지털 정보를 선택적으로 통신하도록 데이터 프로세서를 인에이블시키는 것을 특징으로 하는 데이터 프로세서.
  53. 제48항에 있어서, 상기 인에이블 수단은 외부에서 액세스할 수 있는 제2집적회로 핀을 구비하고 있는 것을 특징으로 하는 데이터 프로세서.
  54. 제48항에 있어서, 제1액세스 모드는 제1포트에 공급된 제1번지값에 따라 데이터 프로세서가 내부메모리 저장회로에 액세스하도록 데이터 프로세서를 인에이블시키는 모드이며 제2액세스 모드는 제3메모리 저장회로에 저장된 오프셋 값을 사용하여 생성된 제2번지값에 따라 데이터 프로세서가 내부 메모리 저장회로에 액세스하도록 데이터 프로세서를 인에이블시키는 모드일 때, 제1동작모드 동안에 선택적으로 사용되는 제1액세스 모드와 제2액세스 모드 중 한 모드를 선택하는 액세스 모드선택수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  55. 제54항에 있어서, 상기 액세스 모드 선택수단은 외부에서 액세스할 수 있는 제3집적회로 핀을 구비하고 있는 것을 특징으로 하는 데이터 프로세서.
  56. 제54항에 있어서, 상기 제2번지값은 복수의 오름차순 번지의 제1번지를 나타낼 때, 상기 제2액세스 모드는 데이터 프로세서가 내부 메모리 저장회로에 있는 복수의 오름차순 번지에 액세스하도록 데이터 프로세서를 인에이블시키는 것을 특징으로 하는 데이터 프로세서.
  57. 제56항에 있어서, 번지위치의 개수를 나타내는 카운트값을 저자아는 제4메모리 저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  58. 제54항에 있어서, 제2액세스 모드 동안에 내부 메모리 저장회로가 액세스되는 순간을 나타내는 지연값을 저장하는 제5메모리 저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  59. 제48항에 있어서, 디지털 정보를 통신하기 위한 제3포트와, 디지털 정보를 통신하기 위한 제4포트 및 데이터 프로세서가 제2동작모드에서 디지털 정보를 통신하도록 데이터 프로세서를 선택적으로 인에이블 시키는 복수의 제어값을 저장하는 제어 레지스터를 구비하는 것을 특징으로 하는 데이터 프로세서.
  60. 제59항에 있어서, 제1포트, 제2포트, 제3포트, 제4포트 각각과 통신하는 디지털 정보가 유효한지 결정하기 위하여 제1포트,제2포트, 제3포트, 제4포트에 연결된 유효성 검출 수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  61. 제59항에 있어서, 내부 메모리 저장회로에 액세스하는 외부 번지값은 데이터 프로세서가 제1동작모드에 있을 때 제1포트 및 제3포트에 의해 수신되는 것을 특징으로 하는 데이터 프로세서.
  62. 제61항에 있어서, 외부 번지위치의 최하위 부분은 제1포트에 제공되며, 외부 번지위치의 최상위 부분은 제3포트에 제공되는 것을 특징으로 하는 데이터 프로세서.
  63. 제61항에 있어서, 내부 메모리 저장회로는 이 회로에 저장된 복수의 데이터 값중 하나를, 제1포트와 제3포트 모두에 의해 수신된 외부 번지값에 따라 제2포트로부터 출력되도록 제공하는 것을 특징으로 하는 데이터 프로세서.
  64. 제61항에 있어서, 복수의 데이터값 중 하나는 제1포트와 제3포트 모두에 의해 수신된 외부 번지값에 따라 제2포트에 입력되는 것을 특징으로 하는 데이터 프로세서.
  65. 제61항에 있어서, 데이터 프로세서가 제1동작모드에 있을 때에는 호스트 데이터 프로세서에 의해 외부 번지값이 공급되는 것을 특징으로 하는 데이터 프로세서.
  66. 제59항에 있어서, 디지털 정보는, 데이터 프로세서가 제2동작모드에 있을 때에는 복수의 제어값 중 제1제어값에 따라 제1포트와 제2포트 사이에서 선택적으로 통신되는 것을 특징으로 하는 데이터 프로세서.
  67. 제59항에 있어서, 디지털 정보는, 데이터 프로세서가 제2동작모드에 있을 때에는 복수의 제어값 중 제2제어값에 따라 제3포트와 제4포트사이에서 선택적으로 통신하는 것을 특징으로 하는 데이터 프로세서.
  68. 제48항에 있어서, 제1, 제2, 제3, 제4 포트로부터 수신된 디지털 정보는, 데이터 프로세서가 제2동작모드에 있을 때에는 복수의 제어값 중 제4제어값에 따라 내부 메모리 저장회로에 선택적으로 저장되는 것을 특징으로 하는 데이터 프로세서.
  69. 제48항에 있어서, 디지털 정보는, 데이터 프로세서가 제1동작모드에 있고 디지털 정보를 통신하지 못할 때에는 수정되지 않고 제1포트와 제2포트사이에서 통신되는 것을 특징으로 하는 데이터 프로세서.
  70. 제48항에 있어서, 상기 제1포트에 주어진 디지털 정보는 데이터 프로세서가 디지털 정보를 통신하도록 인에이블되고, 제1동작모드에 있을 때에는 복수의 디지털 데이터 값 중 하나에 액세스하는 데 사용되는 것을 특징으로 하는 데이터 프로세서.
  71. 데이터 프로세서에 디지털 데이터를 통신하는 방법에 있어서, 디지털 데이터를 통신하도록 데이터 프로세서를 선택적으로 인에이블시키는 단계 ; 디지털 데이터를 통신하기 위해 제1포트를 제공하는 단계 ; 디지털 데이터를 통신하기 위해 제2포트를 제공하는 단계 ; 제1동작모드란 제1포트와 제2포트를 모두 인에이블시켜 디지털 데이터를 다만 호스트 집적회로와만 통신하는 모드이고, 제2동작모드란 제1포트와 제2포트를 모두 인에이블시켜 디지털 데이터를 호스트 집적회로 및 호스트가 아닌 집적회로와 통신하는 모드일 때, 제1포트와 제2포트의 동작모드를 선택적으로 결정하는 단계 ; 로 이루어진 것을 특징으로 하는 디지털 데이터 통신방법.
  72. 제71항에 있어서, 상기 동작모드는 데이터 프로세서 외부에서 액세스 가능한 모드선택 집적회로 핀의 논리값에 따라 결정되는 것을 특징으로 하는 데이터 통신방법.
  73. 제71항에 있어서, 데이터 프로세서를 선택적으로 인에이블시키는 상기 단계는, 데이터 프로세서가 제1동작모드에 있을 때에는 디지털 데이터가 호스트 집적회로와 통신하도록 데이터 프로세서를 인에이블시키는 인에이블신호를 외부적으로 공급하는 단계와, 데이터 프로세서가 제2동작모드에 있을 때에는 디지털 데이터가 호스트 집접회로 호스트가 아닌 집적회로와 통신하도록 데이터 프로세서를 인에이블시키는 내부 인에이블 회로를 제공하는 단계로 이루어지는 것을 특징으로 하는 디지털 데이터 통신방법.
  74. 제73항에 있어서, 상기 인에이블신호는 데이터 프로세서의 칩 인에이블 집적회로 핀을 구비하는 것을 특징으로 하는 디지털 데이터 통신방법.
  75. 제73항에 있어서, 상기 내부 인에이블 회로는, 데이터 프로세서가 제2동작모드에 있을 때, 디지털 데이터를 통신하기 위해 데이터 프로세서의 제1포트와 제2포트를 인에이블시킬 수 있는 일부분을 갖는 복수의 제어값을 저장하는 데이터 프로세서 내부 제1저장회로를 구비하는 내부 인에이블 회로인 것을 특징으로 하는 디지털 데이터 통신방법.
  76. 제75항에 있어서, 소프트웨어 프로그램에 따라 복수의 제어값을 제1저장회로로 전송하는 인터페이스 회로를 제1저장회로와 연결시키는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  77. 제71항에 있어서, 복수의 데이터값 각각이 해당하는 번지의 위치를 가질때의 복수의 데이터값을 저장하는 제2저장회로를 제1포트, 제2포트와 연결시키는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  78. 제77항에 있어서, 디지털 데이터를 통신하기 위해 제3포트를 제공하는 단계와, 데이터 프로세서가 제1동작모드의 제1액세스 모드에 있을 때, 호스트 프로세서가 외부 번지값을 데이터 프로세서의 제1포트 및 제3포트에 공급하도록 호스트 프로세서를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  79. 제77항에 있어서, 상기 외부 번지값에 따라 제2저장회로에 있는 복수의 데이터 값 중에서 해당하는 데이터 값을 액세스하는 단계와, 데이터 프로세서가 디지털 정보를 통시하도록 인에이블 되었을 때 복수의 데이터 값 중 해당하는 하나의 데이터 값을 제공하도록 데이터 프로세서의 제2포트를 인에이블하는 단계와, 데이터 프로세서가 디지털 정보를 통신하도록 인에이블되지 않았을 때 데이터 프로세서의 제2포트가 디지털 정보를 제공하도록 인에이블시키는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  80. 제71항에 있어서, 상기 제1동작모드의 제2액세스 모드 동안에 액세스할 데이터 프로세서의 어떤 부분을 나타내기 위해 제3저장회로를 제공하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 통신방법.
  81. 호스트 데이터 프로세서와 복수의 데이터 프로세서를 구비하는 데이터 처리 시스템으로서, 상기 데이터 프로세서 각각은, 데이터 프로세서가 디지털 정ㅂ를 통신하도록 인에이블시키느 인에이블 수단 ; 디지털 정보를 통신하기 위한 제1포트 ; 디지털 정보를 통신하기 위한 제2포트 ; 디지털 정보를 통신하기 위한 제3포트 ; 디지털 정보를 통신하기 위한 제4포트 ; 데이터 값은 해당 번지 위치를 가지고, 내부 메모리 저장회로는 제1포트, 제2포트, 제3포트, 제4포트에 각각 연결되어 있을 때, 복수의 상기 데이터 값을 저장하는 내부 메모리 저장회로 ; 데이터 프로세서가 제1동작모드와 제2동작모드 중 한 모드에서 통신 하도록 데이터 프로세서를 인에이블 시키는 모드 선택수단으로서, 데이터 프로세서가 제1동작모드에 있을 때는 호스트 데이터 프로세서가 제1포트와 제2포트를 함께 사용하여 내부 메모리 저장회로의 데이터 값중 하나에 액세스하도록 하며, 데이터 프로세서가 제2동작모드에 있을때는 인에이블 수단에 의해 제공된 복수의 제어값에 따라 디지털 정보를 통신하는 제1포트, 제2포트, 제3포트, 제4포트 각각과 독립적으로 디지털 정보가 통신하도록 하는 모드 선택수단 ; 을 구비하는 데이터 프로세서인 데이터 처리 시스템.
  82. 제81항에 있어서, 상기 복수의 데이터 프로세서 각각의 상기 모드선택 수단은 외부에서 액세스할 수 있는 제1집적회로 핀을 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  83. 제81항에 있어서, 상기 복수의 데이터 프로세서는 한 행과 한 열로 배열된 것을 특징으로 하는 데이터 처리 시스템.
  84. 제81항에 있어서, 상기 복수의 데이터 프로세서는 복수의 행과 복수의 열로 배열된 것을 특징으로 하는 데이터 처리 시스템.
  85. 제81항에 있어서, 상기 복수의 데이터 프로세서 각각의 상기 인에이블 수단은 외부에서 액세스 가능한 최소한 하나의 행 선택 집적회로 핀과 열 선택 집적회로 핀을 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  86. 제81항에 있어서, 상기 인에이블 수단은 제1, 제2, 제3, 제4 포트와 각각 연결되어 있고 복수의 제어값을 저장하는 제어 저장회로를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  87. 제86항에 있어서, 상기 복수의 제어값을 데이터 프로세서가 제2동작모드에 있을 때는, 데이터 프로세서가 디지털 정보를 각각의 내부 메모리 저장회로에 선택적으로 저장하며 디지털 정보를 이웃 데이터 프로세서 및 호스트 프로세서와 통신하도록 데이터 프로세서 각각을 인에이블하는 제어값인 것을 특징으로 하는 데이터 처리 시스템.
  88. 제81항에 있어서, 상기 데이터 프로세서 각각은, 제1액세스 모드가 데이터 프로세서를 제1포트에 주어진 제1번지값에 따라 내부 메모리 저장회로에 액세스하도록 인에이블하는 모드이고, 제2액세스 모드는 제3메모리 저장위치에 저장된 오프셋 값을 사용해서 생성된 제2번지값에 따라 데이터 프로세서가 내부 메모리에 액세스하도록 인에이블하는 모드일 때, 그리고, 제1액세스 모드와 제2액세스 모드는 제1동작모드 동안에 선택적으로 사용되는 것일 때, 제1액세스 모드와 제2액세스 모드중 하나를 선택하는 액세스 모드 선택 수단을 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  89. 제88항에 있어서, 상기 제2번지값이 복수의 오름차순의 버지 중 제1번지를 나타낼 때, 제2액세스 모드는 데이터 프로세서가 내부 메모리 저장회로에 있는 복수의 오름차순 번지에 액세스하도록 데이터 프로세서를 인에이블시키는 모드인 것을 특징으로 하는 데이터 처리 시스템.
  90. 제88항에 있어서, 번지 위치의 개수를 나타내는 카운트 값을 저장하는 제4 메모리 저장회로를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  91. 제88항에 있어서, 상기 제2액세스 모드 동안에 내부 메모리 저장회로가 액세스되는 시간을 나타내는 지연값을 저장하는 제5메모리 저장회로를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  92. 제91항에 있어서, 상기 내부 메모리 저장회로에 액세스하는 외부 번지값은 데이터 프로세서가 제1동작모드가 있을 때 제1포트와 제3포트에 의해 수신되는 번지값인 것을 특징으로 하는 데이터 처리 시스템.
  93. 제91항에 있어서, 상기 외부 번지값은 데이터 프로세서가 제1동작모드에 있을 때 호스트 프로세서에 의해 공급되는 번지인 것을 특징으로 하는 데이터 처리 시스템.
  94. 벡터명령을 실행할 수 있는 벡터엔진 ; 스칼라명령을 실행할 수 있는 스칼라엔진 ; 벡터 제어 정보를 통신하기 위해 스칼라엔진과 연결된 순서기로서 벡터엔진에서의 벡터명령의 실행과 스칼라엔진에서의 스칼라명령의 실행을 제어하는 순서기 ; 벡터 오퍼랜드를 통신하기 위해 벡터엔진과 연결되며 스칼라 오퍼랜드를 통신하기 위해 스칼라엔진과 연결된 공유 메모리 회로로서, 벡터 오퍼랜드와 스칼라 오퍼랜드를 저장하는 공유 메모리 회로 ; 를 구비하는 집적회로.
  95. 제94항에 있어서, 상기 순서기는 벡터명령과 스칼라명령을 동시에 일어나지 않게 실행하는 순서기인 것을 특징으로 하는 집적회로.
  96. 제94항에 있어서, 상기 스칼라엔진은 스칼라 포니터 번지값과 제1스칼라 데이터 값 중에서 하나를 저장하는 스칼라 포인터 레지스터 복수개와 제2스칼라 데이터 값을 저장하는 스칼라 데이터 레지스터 복수개를 구비하는 스칼라엔진인 것을 특징으로 하는 집적회로.
  97. 제96항에 있어서, 상기 복수의 스칼라 포인터 레지스터 각각에 저장된 상기 스칼라 포인터 번지값은 상기 공우 메모리에 벡터 오퍼랜드이 번지와 입력 데이터 레지스터에 저장된 스칼라 값의 번지 중 하나를 나타내는 번지값인 것을 특징으로 하는 집적회로.
  98. 제97항에 있어서, 상기 공유 메모리에 있는 벡터 오퍼랜드의 번지는 공유 메모리에 있는 메모리 저장위치의 열을 나타내는 번지인 것을 특징으로 하는 집적회로.
  99. 제96항에 있어서, 상기 복수의 스칼라 포인터 레지스터 중 하나에 저장된 스칼라 포인터 번지값은 벡테엔진내의 복수의 처리요소 중 하나를 나타내는 것을 특징으로 하는 집적회로.
  100. 제96항에 있어서, 상기 스칼라엔진은, 복수의 스칼라 데이터 레지스터 각각과 복수의 스칼라 포인터 레지스터 각각 및 공유 메모리 회로와 연결되는, 그리고 산술 논리연산을 수행하는 산술 논리 장치를 구비하는 스칼라엔진을 것을 특징으로 하는 집적회로.
  101. 제94항에 있어서, 상기 벡터엔진은, 복수의 처리요소 각각이 벡터명령의 실행 동안에 선택적으로 사용되는 복수의 데이터 값 각각을 저장하는 복수의 벡터 레지스터와, 복수의 벡터 레지스터 각각 및 공유 메모리 히로와 연결되어 있으며 산술 논리 연산을 실행하는 산술 논리 장치를 구비하는 복수의 처리요소로서, 벡터명령을 실행하는 처리요소일 때, 복수의 처리요소를 구비하는 벡터엔진인 것을 특징으로 하는 집적회로.
  102. 제101항에 있어서, 상기 복수의 처리요소 각각은 공유 메모리 회로의 일브와 대응하는 것을 특징으로 하는 집적회로.
  103. 제101항에 있어서, 상기 벡터엔진과 연결되며 상기 복수의 데이터 값을 저장하는 입력 데이터 레지스터를 구비하는 것을 특징으로 하는 집적회로.
  104. 제103항에 있어서, 상기 입력 데이터 레지스터는 벡터명령이 제1액세스 모드와 제2액세스 모드 중 하나인 경우에 입력 데이터 레지스터에 저장된 복수의 데이터 값 중에서 최소한 하나를 벡터엔진에 공급하는 레지스터인 것을 특징으로 하는 집적회로.
  105. 제104항에 있어서, 상기 제1액세스 모드는 입력 데이터 레지스터가 벡터엔진내의 복수의 처리요소에 공급되는 복수의 데이터 값 중 하나를 벡터엔진에 공급하도록 입력 데이터 레지스터를 인에이블하는 모드인 것을 특징으로 하는 집적회로.
  106. 제104항에 있어서, 상기 제2액세스 모드는 입력 데이터 레지스터가 벡터엔진내의 복수의 처리요소에 공급되는 복수의 데이터 값을 벡터엔진에 공급하도록 입력 데이터 레지스터를 인에이블하는 모드인 것을 특징으로 하는 집적회로.
  107. 제94항에 있어서, 집적회로의 내부 상태정보를 나타내는 복수의 집적회로 핀을 구비하는 것을 특징으로 하는 집적회로.
  108. 제107항에 있어서, 상기 복수의 집적회로 핀은, 집적회로의 명령상태가 기능정지 명령이 현재 실행되고 있음 ; 기록명령이 현재 실행되고 있음 ; 벡터명령이 현재 실행되고 있음 ; 스칼라명령이 현재 실행되고 있음 ; 조건부명령이 현재 실행되고 있음 ; 벡터명령 중 하나가 실행되고 있는 동안에 예외가 발생하였음 ; 분기명령에 의해 분기연산이 실행됨 ; 분기명령에 의해 분기연산이 실행되지 않음 ; 중 하나를 나타낼 때, 집적회로의 명령상태를 집합적으로 나타내는 복수의 상태신호를 제공하는 집적회로 핀인 것을 특징으로 하는 집적회로.
  109. 제94항에 있어서, 입력 직접회로 핀이나 출력 집적회로 핀으로 프로그램되는 프로그램 가능한 집적회로 핀을 구비하는 것을 특징으로 하는 집적회로.
  110. 각각이 명령이 벡터명령이거나 스칼라명령인 복수의 명령을 저장하는 명령 메모리 ; 벡터명령인 경우에는 벡터 연산을 실행할 수 있는 벡터엔진 ; 스칼라명령인 경우에는 스칼라 연산을 실행할 수 있는 스칼라엔진 ; 벡터 제어 정보를 통신하기 위해서 벡터엔진과 연결되며, 스칼라 제어 정보를 통신하기 위해서 스칼라엔진과 연결되고, 복수이 명령 중 제1명령을 수신하기 위해서 명령 메모리와 연결된 순서기로서, 벡터엔진에서의 벡터연산과 스칼라엔진에서의 스칼라연산의 실행을 제어하는 순서기 ; 벡터연산이나 스칼라연산의 실행 동안에 사용되는 오퍼랜드 복수개를 저장하는 공유 메모리 회로로서, 복수의 오퍼랜드 중 제1오퍼랜드를 통신하기 위해 벡터엔진과 연결되며 복수의 오퍼랜드 중 제2오퍼랜드를 통신하기 위해 스칼라엔지과 연결된 공유 메모리 회로 ; 벡터엔진과 연결되며 복수의 데이터 값을 저장하는 입력 데이터 레지스터 ; 를 구비하는 집적회로.
  111. 제110항에 있어서, 디지털 데이터를 통신하기 위한 제1포트 ; 디지털 데이터를 통신하기 위한 제2포트 ; 디지털 데이터를 통신하기 위한 제4포트 ;디지털 데이터를 통신하기 위한 제4포트 ; 제어값을 저장하는 제어 레지스터 ; 제1포트와 제2포트 사이에 연결되며 제어값의 제1부분에 따라 전도상태와 절연 상태 중 한 상태에 있는 제1스위치 회로로서, 제1스위치가 전도상태에 있을 때는 디지털 데이터가 제1포트와 제2포트 사이에서 전송되며, 제1스위치가 절연상태에 있을 때는 제1포트와 제2포트 사이에 어떠한 데이터도 전송되지 않은 제1스위치 회로 ; 제3포트와 제4포트 사이에 연결디며 제어값의 제2부분에 따라 전도상태와 절연상태 중 한 상태에 있는 제2스위치 회로서, 제2스위치가 전도상태에 있을 때는 디지털 데이터가 제3포트와 제4포트 사이에서 전송되며, 제2스위치가 절연상태에 있을때는 제3포트와 제4포트사이에 어떠한 데이터도 전송되지 않는 제2스위치 회로 ; 제1포트와 입력 데이터 레지스터 사이에 연결되며 제어값의 제3부분에 따라 전도상태와 절연상태 중 한 상태에 있는 제1탭 회로로서, 제1탭이 전도상태에 있을 ㄸ대는 디지털 데이터가 제1포트에서 입력 데이터 레지스터로 전송되며, 제1탭이 절연상태에 있을때는 제1포트에서 입력 데이터 레지스터로 전송되는 디지털 데이터가 전혀 없는 제1탭 회로 ; 제2포트와 입력 데이터 레지스터 사이에 연결되며 제어값의 제4부분에 따라 전도상태와 절연상태 중 한 상태에 있는 제2탭 회로로서, 제2탭이 전도상태에 있을 때는 제2포트에서 입력 데이터 레지스터로 전송되는 디지털 데이터가 전혀 없는 제2탭 회로 ; 제3포트와 입력 데이터 레지스터 사이에 연결되며 제어값의 제5부분에 따라 전도상태와 절연상태 중 한 상태에 있는 제3탭 회로로서, 제3탭이 전도상태에 있을 때는 디지털 데이터가 제3포트에서 입력 데이터 레지스터로 전송되며, 제3탭이 절연상태에 있을 ㄸ대는 제3포트에서 입력 데이터 레지스터로 전송되는 디지털 데이터가 전혀 없는 제3탭 회로 ; 제4포트와 입력 데이터 레지스터 사이에 연결되며 제어값의 제6부분에 따라 전도상태와 절연상태 중 한 상태에 있는 제4탭 회로로서, 제4탭이 전도상태에 있을 ㄸ대는 디지털 데이터가 제4포트에서 입력 데이터 레지스터로 전송되며, 제4탭이 절연상태에 있을 때는 제4포트에서 입력 데이터 레지스터로 전송되는 디지털 데이터가 전혀 없는 제4탭 회로 ; 를 구비하는 것을 특징으로 하는 집적회로.
  112. 제110항에 있어서, 상기 순서기는 벡터명령과 스칼라명령을 동시에 일어나지 않게 해독하는 순서기인 것을 특징으로 하는 집적회로.
  113. 제110항에 있어서, 상기 스칼라엔진은, 스칼라 포니터 번지값과 제1스칼라 데이터 값 중 하나를 저장하는 스칼라 포이터 레지스터를 복수개 구비하며, 제2스칼라 데이터 값을 저장하는 스칼라 데이터 레지스터를 복수개 구비하는 스칼라엔진인 것을 특징으로 하는 집적회로.
  114. 제113항에 있어서, 상기 복수의 포인터 레지스터 각각에 저장된 스칼라 포인터 번지값을 공유 메모리에 있는 벡터 오퍼랜드의 번지와 입력 데이타 레지스터에 저장된 스칼라 값의 번지 중 하나를 나타내는 스칼라 포인터 번지값인 것을 특징으로 하는 집적회로.
  115. 제113항에 있어서, 상기 스칼라엔진은, 복수개의 스칼라 데이터 레지스터 각각과 복수개의 스칼라 포인터 레지스터 각각 및 공유 메모리 회로와 연결되는 산술 논리 장치로서, 산술 논리 연산을 실행하는 산술 논리 장치를 구비하는 스칼라엔진인 것을 특징으로 하는 집적회로.
  116. 제110항에 있어서, 상기 벡터엔진은, 벡터명령의 실행 동안에 선택적으로 사용되는 데이터값을 복수개 저장하는 복수개의 벡터 레지스터와 복수갱의 벡터 레지스터 각각 및 공유 메모리 회로와 연결되며, 산술 논리 연산을 실행하는 산술 논리 장치를 구비하는 처리요소로서, 벡터명령을 실행하는 처리요소를 복수개 구비하는 벡터엔진인 것을 특징으로 하는 집적회로.
  117. 제116항에 있어서, 상기 복수의 처리요소 각각은 공유 메모리 회로의 복수의 메모리 저장 요소의 행과 대응하는 처리요소인 것을 특징으로 하는 집적회로.
  118. 제110항에 있어서, 상기 입력 데이타 레지스터는 벡터명령의 제1액세스 모드와 제2액세스 모드에 따라 입력 데이터 레지스터에 저장되어 있는 복수의 데이터 중 최소한 하나의 데이터를 벡터엔진에 공급하는 입력 데이터 레지스터인 것을 특징으로 하는 집적회로.
  119. 제118항에 있어서, 상기 제1액세스 모드는 입력 데이터 레지스터가 벡터엔진내의 복수의 처리요소 각각에 주어진 복수의 데이터 값 중 하나를 벡터엔진에 제공하도록 입력 데이터 레지스터 인에이블시키는 모드인 것을 특징으로 하는 집적회로.
  120. 제119항에 있어서, 상기 제2액세슨 모드는 입력 데이터 레지스터가 벡터엔진내의 복수의 처리요소 각각에 주어진 복수의 데이터 값 복수개를 벡터엔진에 제공하도록 입력 데이터 레지스터를 인에이블시키는 모드인 것을 특징으로 하는 집적회로.
  121. 제110항에 있어서, 집적회로의 내부 상태정보를 나타내는 복수의 집적회로 핀을 구비하는 것을 특징으로 하는 집적회로.
  122. 제121항에 있어서, 상기 복수의 집적호로 핀은 집적회로의 명령상태가 기능정지 연산이 현재 실행되고 있음 ; 기록 명령이 현재 실행되고 있음 ; 벡터명령이 현재 실행되고 있음 ; 스칼라명령이 현재 실행되고 있음 ; 조건부명령이 현재 실행되고 있음 ; 벡터명령과 스칼라명령중 하나가 실행되고 있는 동안에 예외가 발생하였음 ; 분기명령에 의해 분기연산이 실행됨 ; 분기명령에 의해 분기연산이 실행되지 않음 ; 중 하나를 나타낼 때, 집적회로의 명령상태를 집합적으로 나타내는 복수의 상태신호를 제공하느 집적회로 핀인 것을 특징으로 하는 집적회로.
  123. 제110항에 있어서, 상기 입력 집적회로 핀이나 출력 집적회로 핀으로 프로그램할 수 있는 프로그램 가능한 집적회로 핀을 구비하는 것을 특징으로 하는 집적회로.
  124. 제1디지털 데이터 값을 수신하는 입력수단 ; 복수의 메모리 저장위치 각각은 해당 번지를 가지고 복수의 디지털 데이터 값 중 하나를 선택적으로 저장하는 메모릴 저장위치이고, 제1메모리 저장위치는 제1번지값을 가지며 제1디지털 데이터 값을 저장하는 메모리 자장위치일 때, 제1디지털 데이터 값을 수신하기 위해 입력수단과 연결수단과 연결되며 복수의 메모리 저장위치를 갖는 메모리 저장회로 ; 제1번지에 해당하는 제1포인터 값을 저장하며 메모리 저장회로와 연결된 포인터 레지스터 ; 제1디지탈 데이터 값을 수신하고 저장하는 메모리 저장위치의 개수를 나타내는 마스크 값을 저장하며, 메모리 저장회로와 연결된 마스크 레지스터 ; 를 구비하는 데이터 프로세서.
  125. 제124항에 있어서, 상기 마스크 값을 제1디지털 데이터 값을 수신하고 저장하는 상기 개수의 메모리 저장위치 중 하나에 해당하는 번지를 복수개 나타내는 마스크 값인 것을 특징으로 하는 데이타 프로세서.
  126. 제125항에 있어서, 복수의 마스크된 비트는 복수의 번지 중에서 제1디지털 데이터 값을 수신하고 저장하는 상기 개수의 메모리 저장위치 중 하나에 해당하는 번지를 선택적으로 결정하는 데 사용되는 비트일 때, 상기 마스크 값은 복수의 마스크 비트로 나타내는 것을 특징으로 하는 데이터 프로세서.
  127. 제124항에 있어서, 상기 제1포인터 값을 소정의 값만큼 증가시켜 제2번지에 해당하는 증가된 포인터 값을 제공하는 증가회로로서, 제1포인터 값을 수신하기 위해 포인터 레지스터와 연결된 증가회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  128. 제127항에 있어서, 상기 소정의 값이란 상기 마스크 값을 사용하여 생성되는 값인 것을 특징으로 하는 데이터 프로세서.
  129. 제127항에 있어서, 상기 마스크 값이 제1디지털 데이터 값을 수신하고 저장하는 메모리 저장위치의 개수가 1보다 더 크다는 것을 나타내는 경우에, 제1디지털 데이터 값은 제2번지에 해당하는 제2메모리 저장위치에 저장된 값인 것을 특징으로 하는 데이터 프로세서.
  130. 제124항에 있어서, 상기 제1디지털 데이터 값은 복수의 디지털 데이터 값중에 제일 처음에 있는 값인 것을 특징으로 하는 데이터 프로세서.
  131. 제130항에 있어서, 상기 복수의 디지털 데이터 값을 수신하고 저장하는 메모리 저장위치의 개수를 나타내는 카운트 값을 저장하는 카운트 레지스터로서, 상기 개수의 메모리 저장위치 각각은 복수의 디지털 데이터 값중 하나를 저장하는 위치일 때, 메모리 저장회로와 연결된 카운트 레지스터를 구비하는 것을 특징으로 하는 데이터 프로세서.
  132. 제131항에 있어서, 상기 카운트 값을 감소값 만큼 감소시켜, 감소된 카운트 값을 제공하는 감소회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  133. 제132항에 있어서, 상기 감소값은 상기 마스크 값에 따라 정해지는 감소값인 것을 특징으로 하는 데이터 프로세서.
  134. 제130항에 있어서, 복수의 타이밍 값 각각은 시간축사의 복수의 점 각각에 대응할 때, 그리고 외부 데이터 소스는 이 시간축상의 각 점에서 복수의 디지털 데이터 값을 입력수단에 제공할 때, 복수의 타이밍 값을 저장하기 위한 타이밍 저장회로로서 입력수단과 연결된 타이밍 저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  135. 제134항에 있어서, 상기 복수의 타이밍 값 각각은 외부 데이터 소스가 복수의 디지털 데이터 값 각각은 입력수단에 제공하는 시점을 나타내는 값인 것을 특징으로 하는 데이터 프로세서.
  136. 제130항에 있어서, 제1타이밍 값이란 외부 데이터 소스가 제1디지털 데이터 값을 입력수단에 제공하는 제1시간점을 나타내는 값일 때, 제1타이밍 값을 저장하며 입력수단과 연결된 입력 타이밍 레지스터를 구비하는 것을 특징으로 하는 데이터 프로세서.
  137. 제136항에 있어서, 복수의 디지털 데이터 값 중에서 그 다음 값은 제1시간점에 대해 연속인 제2시간점에서 제공되는 값일 때, 외부 데이터 소스가 복수의 디지털 데이터 값 중에서 그 다음 값을 입력수단에 제공하는 것을 특징으로 하는 데이터 프로세서.
  138. 제124항에 있어서, 복수의 충전모드 중 하나를 선택하기 위한 제어값을 저장하며, 메모리 저장회로와 연결된 제어 저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  139. 데이터 프로세서에서 디지털 데이터를 저장하는 방법으로서, 제1디지털 데이터 값을 수신하는 단계 ; 제1포인터 값이 메모리 저장회로에 있는 제1메모리 저장위치의 제1번지에 해당할 때, 포인터 레지스터로부터 포인터 값을 액세스하는 단계 ; 마스크 값이 메모리 저장회로에 있는 메모리 저장위치의 개수를 나타낼 때, 마스크 레지스터로부터 마스크 값을 액세스하는 단계 ; 제1디지털 데이터 값을 메모리 저장회로의 제1메모리 저장위치에 저장하는 단계 ; 제1복수의 메모리 저장위치는 마스크 값이 나타내는 개수만큼의 메모리 저장위치에 해당할 때, 제1디지털 데이터 값을 메모리 저장회로에 있는 제1복수의 메모리 저장위치에 저장하는 단계 ; 로 이루어진 디지털 데이터 저장방법.
  140. 제139항에 있어서, 상기 제1디지털 데이터 값을 메모리 저장회로에 저장하는 상기 단계는, 1) 포인터 값을 숨은 포인터 값으로 하여 숨은 레지스터(shadow fegister)에 저장하는 단계 ; 2) 제1디지털 데이터 값을 숨은 포인터 값이 나타내는 복수의 메모리 저장위치 중 한 저장위치에 저장하는 단계 ; 3) 증가한 숨은 포인터 값이 메모리 저장회로에 있는 복수의 메모리 저장위치 중 그 다음 저장위치를 나타낼 때, 증가한 숨은 포인터 값을 제공하기 위해 숨은 포인터 값을 증가시키는 단계 ; 4) 증가한 숨은 포인터 값을 숨은 포인터 값으로 하여 숨은 레지스터에 저장하는 단계 ; 5) 마스크 값이 나타내는 개수 만큼의 메모리 저장위치 각각에 엑세스하기 위해, 단계 2) 내지 4)를 반복하는 단계 ; 로 이루어진 단계인 것을 특징으로 하는 디지털 데이터 저장방법.
  141. 제140항에 있어서, 제2디지털 데이터 값을 수신하는 단계 ; 숨은 포인터 값이 메모리 저장회로의 복수의 메모리 저장위치 중에서 연속한 그 다음 저장위치를 나타날 때, 숨은 레지스터로부터 숨은 포인터 값을 액세스하는 단계 ; 마스크 레지스터로부터 마스크 값을 액세스하는 단계 ; 제2디지털 데이터 값을 복수의 메모리 저장위치의 연속한 그 다음 메모리 저장위치에 저장하는 단계 ; 숨은 포인터 값을 증가시키는 단계 ; 제2디지털 데이터 값을 복수의 메모리 저장위치 중 숨은 포인터 값이 나타내는 저장위치에 저장하는 단계 ; 제2복수의 메모리 저장위치는 마스크 값이 나타내는 개수만큼의 메모리 저장위치에 해당할 때, 제2디지털 데이터 값을 메모리 저장회로에 있는 제2복수의 메모리 저장위치에 저장하는 단계 ; 를 포함하는 것을 특징으로 하는 디지털 데이터 저장방법.
  142. 제139항에 있어서, 복수의 디지털 데이터 값 중에서 제일 처음 값이 제1디지털 데이터 값일 때 복수의 디지털 데이터 값을 수신하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 저장방법.
  143. 제142항에 있어서, 카운트 값은 복수의 디지털 데이터 값을 수신하고 저장하는 메모리 저장위치의 개수를 나타낼 때, 카운트 레지스터로부터 카운트 값을 엑세스하는 단계와, 카운트 값에 해당하는 복수의 디지털 데이터 값을 수신하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 저장방법.
  144. 제142항에 있어서, 복수의 타이밍 값의 제1타이밍 값은 시간축상의 복수의 오름차순의 점들 중에서 제1시간점에 해당할 때, 타이밍 저장회로로부터 복수의 타이밍 값중에서 제1타이밍 값을 액세스하는 단계와, 시간축상의 복수의 오름차순의 점들 중에서 제1시간점에서 외부 집적회로로부터 제1디지털 데이터 값을 수신하는 단계를 포함하는 것을 특징으로 하는 데이터 저장방법.
  145. 제144항에 있어서, 제2타이밍 값은 시간축상의 복수의 오름차순의 점들 중에서 제2시간점에 해당할 때, 타이밍 저장회로로부터 복수의 타이밍 값중에서 제2타이밍 값을 액세스하는 단계와, 시간축상의 복수의 오름차순의 점들 중에서 제2시간점에서 외부 집적회로로부터 제2디지털 데이터 값을 수신하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 저장방법.
  146. 제142항에 있어서, 시간축상의 제1시간점에 해당하는 제1타이밍 값을 입력타이밍 레지스터로부터 액세스하는 단계와, 제1시간점에서 외부 집적회로로부터 복수의 디지털 데이터 값 중에서 제1데이터 값을 수신하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 저장방법.
  147. 제146항에 있어서, 상기 제2시간점은 상기 제1시간점과 연속한 점일 때, 제2시간점에서 복수의 디지털 데이터 값 중에서 제2데이터 값을 수신하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 저장방법.
  148. 데이터 프로세서에서 명령의 실행을 정지시키는 방법으로서, 벡터명령을 수신하는 단계 ; 제1복수의 제어신호를 제공하기 위해 벡터명령을 해독하는 단계 ; 제1인에이블 값은 벡터명령의 실행 동안에 제2저장회로의 참여를 선택적으로 인에이블시키는 값일 때, 제1복수의 제어신호의 제2부분에 따라 제1저장회로에 있는, 제1인에이블 값을 액세스하는 단계 ; 제1유효값은 언제 제1벡터값이 무효인지를 선택적으로 나타내는 값일 때, 제1복수의 제어신호의 제2부분에 따라 제3저장회로에 있는 제1유효값을 액세스하는 단계 ; 제1인에이블 값이 제2저장회로의 참여를 가능하게 하는 때, 그리고 제1유효값이 제1벡터값은 무효라는 것을 나타내는 때에는 기능정지 신호를 액티브로 하는 단계 ; 기능정지 신호가 액티브인 때에는 데이터 프로세서에서의 벡터명령 실행을 지연시키는 단계 ; 기능정지신호가 인액티브인 때에는 데이터 프로세서에서의 벡터명령 실행을 완료시키는 단계 ; 로 이루어진 명령실행 정지 방법.
  149. 제148항에 있어서, 제1인에이블 값이 제2저장회로의 참여를 가능하게 하며, 제1유효값이 제1벡터값이 유효함을 나타낼 때에는 제1복수의 제어값의 제3부분에 따라 제2저장회로로부터의 제1벡터값을 엑세스하는 단계를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  150. 제148항에 있어서, 외부 데이터 소스는 기능정지 신호와는 무관하게 유효 데이터 값을 제2저장회로에 공급하는 데이터 소스인 것을 특징으로 하는 명령실행 정지 방법.
  151. 제150항에 있어서, 유효 데이터 값을 제2저장회로에 기록하는 단계 ; 유효 벡터값이 기록됨을 나타내기 위해 제1유효값을 수정하는 단계 ; 유효 벡터값이 기록되었음을 제1유효값이 나타내는 때와, 제2저장회로가 벡터명령의 실행 도중에 참여할 수 있도록 인에이블 값이 제2저장회로를 인에이블시키는 때에는 벡터명령을 계속 실행하는 단계 ; 벡터명령의 결과를 목적 레지스터에 저장하는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  152. 제150항에 있어서, 벡터값에 대응하는 제1유효값은 수정되어, 외부 데이터 소스가 유효 벡터값을 제2저장회로에 공급하는 경우에는 벡터값이 유효하다는 것을 나타내는 제1유효값인 것을 특징으로 하는 명령실행 정지 방법.
  153. 제148항에 있어서, 상기 제1인에이블 값이 제2저장회로로 하여금 벡터명령의 실행에 참여하도록 하는 경우에, 유효 벡터값을 제2저장회로에 공급하는 것은 제4메모리 저장회로인 것을 특징으로 하는 명령실행 정지 방법.
  154. 제153항에 있어서, 상기 제1인에이블 값이 제2저장회로로 하여금 벡터명령의 실행에 참여하도록 하는 경우에, 제1유효값은 현재 기록되고 있는 유효 벡터값의 제1부분에 따라 수정되는 유효값인 것을 특징으로 하는 명령실행 정지 방법.
  155. 제149항에 있어서, 상기 제1벡터값은 제2저장회로에 저장된 벡터값들의 복수의 부분 중 한 부분이며, 복수의 벡터값 각각은 제2저장회로에 해당 메모리 위치를 가지고, 제1인에이블 값은 제1저장회로에 저장된 복수의 인에이블 값 중에서 제1인에이블 값이며, 제1유효값은 제3저장회로에 저장된 복수의 유효값 중 제1유효값인 것을 특징으로 하는 명령실행 정지 방법.
  156. 제155항에 있어서, 복수의 인에이블 값 각각은 복수의 벡터값 각각에 해당할 때, 제1저장회로로부터 복수의 인에이블 값 일부분을 액세스하는 단계 ; 복수의 유효값 각각은 복수의 벡터값 각각에 해당할 때, 제3저장회로로부터 복수의 유교삽 일부분을 액세스하는 단계 ; 제1복수의 제어값의 제3부분에 따라 제2저장회로로부터 복수의 벡터값 일부분을 액세스하는 단계 ; 복수의 인에이블 값 중에서 최소한 한 부분이 제2저장회로의 해당 메모리 위치의 참여를 가능하게 하는 때와, 메모리 저장회로의 메모리 위치에 해당하는 유효값이 복수의 벡터값 중 하나가 무효임을 나타내는 때에는, 기능정지 신호를 발생시키는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  157. 제148항에 있어서, 데이터 프로세서가 리셋일 때에는 제1유효값을 인액티브시키는 단계를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  158. 제148항에 있어서, 레지스터 클리어 명령을 수신하는 단계 ; 제2복수의 제어신호를 제공하기 위하여 레지스터 클리어 명령을 해독하는 단계 ; 제2복수의 제어신호에 따라 제1유효값을 인액티브시키는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  159. 제148항에 있어서, 레지스터 판독 명령을 수신하는 단계 ; 제3제어신호를 제공하기 위하여 레지스터 판독 명령을 해독하는 단계 ; 제3복수의 제어신호의 제1부분에 따라 제1벡터값을 제2저장회로에서 판독하는 단계 ; 제1벡터값을 제1저장회로에서 읽은 다음에는 제1유효값을 인액티브시키는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  160. 제148항에 있어서, 명령을 수신하는 단계 ; 제4복수의 제어신호를 제공하기 위해 명령을 해독하는 단계 ; 제1유효값은 스칼라 값이 언제 무효인지를 선택적으로 나타낼 때, 제4복수의 제어신호의 제1부분에 따라 제3저장회로에 있는 제2유효값을 액세스하는 단계 ; 제1유효값은 스칼라 값이 유효하다는 것을 나타낼 때에는 제4복수의 제어신호의 제2부분에 따라 제2저장회로로부터의 제1스칼라 값을 액세스하는 단계 ; 제2유효값이 스칼라 값이 유효함을 나타낼 때에는 기능정지신호를 참값으로 만드는 단계 ; 기능정지 신호가 참값인 경우에는 데이터 프로세서에서의 명령실행을 지연시키는 단계 ; 기능정지 신호가 참값이 아닌 경우에는 데이터 프로세서에서 명령실행을 완료하는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  161. 제160항에 있어서, 기능정지 신호와는 상관이 없이 제2저장회로에 유효 스칼라 값을 제공하는 것은 외부 데이터 소스인 것을 특징으로 하는 명령실행 정지 방법.
  162. 제161항에 있어서, 유효 스칼라 값을 제2저장회로에 기록하는 단계 ; 유효 스칼라 값이 기록되었음을 나타내기 위해 제2유효값을 수정하는 단계 ; 제2유효값이 스칼라 값이 기록되었음을 나타내는 때에는 명령의 실행을 계속하는 단계 ; 명령의 결과를 목적 레지스터에 저장하는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행 정지 방법.
  163. 제161항에 있어서, 상기 스칼라 값에 대응하는 상기 제2유효값은 수정되어서, 외부 데이터 소스가 유효 스칼라 값을 제2저장회로에 공급하는 대에는 스칼라 값이 유효하다는 것을 나타내는 유효값인 것을특징으로 하는 명령실행 정지 방법.
  164. 벡터명령을 수신하는 인터페이스 수단 ; 제1복수의 제어값을 제공하기 위해 벡터명령을 해독하는 명령해독수단으로서 벡터명령을 수신하기 위해 인터페이스 수단과 연결된 명령해독수단 ; 제1복수의 제어값의 제1부분에 따라 액세스되는 제1벡터값을 저장하는 제1메모리 저장회로로서, 복수의 제어값의 제1부분을 수신하는 명령해독수단과 연결된 제1메모리 저장회로 ; 제1복수의 제어값의 제2부분에 따라 액세스되는 제1인에이블 값을 저장하는 제2메모리 저장회로로서, 복수의 제어값을 제1부분을 수신하는 명령해독수단과 연결된 제2메모리 저장회로 ; 제1복수의 제어값의 제3부분에 따라 엑세스되는 제1유효값을 저장하는 제3메모리 저장회로로서 복수의 제어값의 제3부분을 수신하는 명령해독수단과 연결된 제3메모리 저장회로 ; 제1인에이블 값과 제1유효값에 따라 제1논리상태와 제2논리상태 중 한 논리상태에 있는 기능정지 신호를 발생하는 논리수단 ; 기능정지 신호의 논리상태에 따라 벡터명령의 실행을 선택적으로 정지시키는 실행수단 ; 을 구비하는 데이터 프로세서.
  165. 제164항에 있어서, 상기 제1인에이블 값은 제1메모리 저장회로가 벡터명령의 실행에 사용되도록 인에이블되는 때를 나타내는 값인 것을 특징으로 하는 데이터 프로세서.
  166. 164항에 있어서, 상기 제1유효값은 제1벡터값이 유효 데이터 값을 가지는 때를 나타내는 값인 것을 특징으로 하는 데이터 프로세서.
  167. 제164항에 있어서, 상기 논리수단은, 인에이블 값이 제1저장회로가 인에이블임을 나타내는 때와 제1유효값이 제1벡터값이 무효임을 나타내는 때에는 기능정지 신호를 참값이 되도록 하는 것을 특징으로 하는 데이터 프로세서.
  168. 제164항에 있어서, 기능정지 신호와는 상관없이 유효 벡터값을 제공하는 외부 데이터 소스로부터 유효 벡터값을 수신하는 입력회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  169. 제168항에 있어서, 상기 유효 벡터값은 제1메모리 저장회로에 기록되는 값인 것을 특징으로 하는 데이터 프로세서.
  170. 제169항에 있어서, 상기 제1메모리 저장회로에 유효 벡터값이 기록되는 경우에는 상기 제1유효값을 수정하는 수정수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  171. 명령을 수신하는 인터페이스 수단 ; 복수의 제어신호의 제1부분은 상기 명령이 벡터명령과 스칼라 값을 사용하는 명령 중 하나인 것을 나타내는 것일 때, 명령을 해독하여 복수의 제어신호를 제공하는 명령 해독수단으로서 명령을 수신하는 인터페이스 회로와 연결된 명령해독수단 ; 복수의 디지털 데이터 값 각각은 벡터값의 일부이거나 스칼라 값일 때, 복수의 디지털 데이터 값을 저장하기 위한 복수의 저장위치를 갖는 제1메모리 저장회로 ; 복수의 인에이블 값 각각은 제1메모리 저장위치에 있는 복수의 저장위치 중 소정의 위치에 해당하는 값이며 복수의 저장위치 중 해당 위치가 언제 인에이블되는지를 나타내는 값일 때, 복수의 인에이블 값을 저장하는 제2메모리 저장회로 ; 복수의 유효값 각각은 복수의 디지털 데이터 값 중 소정의 값에 해당하는 값이며 복수의 디지털 데이터 값 중 해당 값이 언제 유효인지를 나타내는 값일 때, 복수의 유효값을 저장하는 제3메모리 저장회로 ; 스칼라 기능정지 신호와 벡터 기능정지 신호 중 하나를 발생하는 논리수단으로서, 1) 복수의 제어신호의 제1부분이 명령이 스칼라값을 사용하고 있음을 나타내는 경우, 2) 스칼라값이 제1메모리 저장회로에 위치하고 있는 경우, 3) 스칼라값에 해당하는 유효값이 스칼라 값이 무효임을 나타내는 경우에는 스칼라 기능정지 신호를 참값으로 하며, 4) 복수의 제어신호의 제1부분이 명령이 벡터값을 사용하고 있음을 나타내는 경우, 5) 상기 벡터값의 일부분이 제1메모리 저장위치의 소정의 저장위치에 있는 경우, 6) 소정의 저장위치에 해당하는 인에이블 값이 소정의 저장위치가 인에이블임을 나타내는 경우, 7) 소정의 저장위치에 해당하는 유효값이 소정의 저장위치 저장된 벡터값의 상기 부분이 무효임을 나타내는 경우에는 벡터 기능정지 신호를 참값으로 하는 논리수단 ; 스칼라 기능정지 신호와 벡터 기능정지 신호 중 하나가 참값을 갖는 경우에는 명령실행을 정지시키는 기능정지수단 ; 스칼라 기능정지 신호와 벡터 기능정지 신호가 모두 거짓인 경우에는 명령을 실행하는 실행수단 ; 을 구비하는 데이터 프로세서.
  172. 제171항에 있어서, 유효 디지털 데이터를 외부 데이터 소스로부터 받아들이는 입력회로로서, 유효 디지털 데이터 값을 제공하기 위해 제1메모리 저장회로와 연결된 입력회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  173. 제172항에 있어서, 상기 유효 디지털 데이터값은 제1메모리 저장회로에 기록되는 것을 특징으로 하는 데이터 프로세서.
  174. 제173항에 있어서, 유효 디지털 데이터가 기록되는 경우에는 무효 디지털 데이터값에 대응하는 유효 값을 수정하는 수정수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  175. 제172항에 있어서, 상기 외부 데이터 소스는 스칼라 기능정지 신호와는 무관한 유효 스칼라값을 제공하며, 벡터 기능정지 신호와는 무관한 유효 벡터값을 제공하는 데이터 소스인 것을 특징으로 하는 데이터 프로세서.
  176. 비교명령을 저장하는 저장수단 ; 비교명령을 해독하여 복수의 제어신호를 제공하는 명령해독수단으로서 비교명령을 수신하기 위해 저장수단과 연결된 명령해독수단 ; 복수의 제어신호에 따라 비교명령의 실행을 제어하는 명령실행수단으로서 복수의 제어신호를 수신하기 위해 명령해독수단과 연결된 명령실행수단 ; 복수의 인에이블된 처리 요소로서, 복수의 인에이블된 처리요소 각각은 데이터 값을 저장하며 명령실행수단과 연결되고, 상기 명령실행수단은 복수의 인에이블된 처리요소 각각을 선택하여 비교명령의 실행 동안에 상기 처리요소 각각에 저장된 데이터 값의 제1부분을 출력하는 명령실해수단일 때의 복수의 인에이블된 처리요소; 상기 처리요소에 저장된 데이터 값의 제1부분을 수신하기 위해 복수의 인에이블된 처리요소 중 하나에 연결된 비교도선으로서, 비교명령의 실행에 따라 비교연산을 수행하며,복수의 인에이블된 처리요소 중 최소한 하나의 처리요소에 의해 제공된 데이터 값의 제1부분이 제1논리상태에 있는 경우에는 제1논리상태에 있고, 복수의 인에이블된 처리요소 각각에 의해 제공된 데이터 값의 제1부분이 제2논리상태에 있는 경우에는 제2논리상태에 있는 비교도선 ; 을 구비하는 데이터 프로세서.
  177. 제176항에 있어서, 상기 복수의 인에이블된 처리요소 각각에 저장된 데이터 값은 n이 양의 정수일 때 소정의 비트 폭 n을 갖는 데이터 값인 것을 특징으로 하는 데이터 프로세서.
  178. 제177항에 있어서, 상기 데이터 값의 제1부분은 데이터 값의 최상위 비트인 것을 특징으로 하는 데이터 프로세서.
  179. 제176항에 있어서, 상기 복수의 인에이블 값 각각은 복수의 인에이블된 처리요소 중 하나에 해당할 때, 복수의 인에이블 값을 저장하는 제1저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  180. 제177항에 있어서, 상기 비교도선의 제1논리상태와 제2논리상태 중 하나에 따라서 복수의 인에이블 값의 어떤 부분을 선택적으로 수정하는 수정회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  181. 제180항에 있어서, 상기 복수의 인에이블된 처리요소 중 하나는 복수의 인에이블 값 중 해당하는 값 하나가 참값을 가지는 경우에는 이 처리요소에 저장된 데이터 값을 비교도선에 공급하도록 인에이블되는 처리요소인 것을 특징으로 하는 데이터 프로세서.
  182. 제180항에 있어서, 상기 복수의 인에이블된 처리요소 중 하나는 복수의 인에이블 값 중 해당하는 값 하나가 거짓인 경우에는 비교명령의 실행에 참여하지 못하는 처리요소인 것을 특징으로 하는 데이터 프로세서.
  183. 제180항에 있어서, 상기 복수의 인에이블 값은 복수의 인에이블된 처리요소를 선택적으로 인에이블하여 제1디지털 데이터 값을 비교도선에 공급하는 것을 특징으로 하는 데이터 프로세서.
  184. 제183항에 있어서, 상기 수정회로는, 비교도선에 제1논리상태에 있으며, 복수의 인에이블 값 중 하나에 해당하는 복수의 인에이블된 처리요소 중 하나의 처리요소에 의해 제공된 데이터 값의 제1부분이 제1논리상태에 있는 경우에는 복수의 인에이블 값 중 하나를 수정하지 않고, 비교도선이 제2논리상태에 있으며, 복수의 인에이블 값 중 하나에 해당하는 복수의 인에이블된 처리요소 중 하나의 처리요소에 의해 제공된 데이터 값의 제1부분이 제2논리상태에 있는 경우에는 상기 복수의 인에이블 값 중 하나를 수정하지 않는 수정회로인 것을 특징으로 하는 데이터 프로세서.
  185. 제183항에 있어서, 상기 수정회로는, 비교도선이 제1논리상태에 있으며, 복수의 인에이블 값 중 하나에 해당하는 복수의 인에이블된 처리요소 중 하나의 처리요소에 의해 제공된 데이터 값의 제1부분이 제2논리상태에 있는 경우에는 복수의 인에이블 값 중 하나를 수정하는 수정회로인 것을 특징으로 하는 데이터 프로세서.
  186. 제176항에 있어서, 상기 비교명령은 복수의 처리요소 중에서 데이터 값의 제1부분에 최대값을 가지는 제1부분을 결정하는 명령인 것을 특징으로 하는 데이터 프로세서.
  187. 제176항에 있어서, 상기 복수의 언에이블된 처리요서 각각은, 데이터 값의 제1부분의 보수를 취하여 비교도선에 제1보수 데이터 값을 제공하는 놀리회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  188. 187항에 있어서, 상기 비교명령은 복수의 인에이블된 처리요소 중에서 데이터 값의 제1부분에 최소값을 가지는 제1부분을 결정하는 명령인 것을 특징으로 하는 데이터 프로세서.
  189. 제187항에 있어서, 상기 데이터 값의 제1부분은 부호비트인 것을 특징으로 하는 데이터 프로세서.
  190. 제176항에 있어서, 상기 제어값은 비교명령이 부호달린 연산과 부호없는 연산 중 하나를 사용하고 있음을 나타내는 제어값일 때, 이 제어값을 저장하는 제어저장회로로서, 명령실행수단과 연결된 제어저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  191. 제176항에 있어서, 상기 비교도선과 연결된 스위치 회로와, 스위치 회로가 제1집적회로 핀을 비교도선과 선택적으로 연결시킬 때, 스위치 회로와 연결된 제1집적회로 핀을 구비하는 것을 특징으로 하는 데이터 프로세서.
  192. 제191항에 잇어서, 상기 스위치 회로는 비교명령에 따라 제1집적회로 핀을 비교도선과 선택적으로 연결시키는 스위치 회로인 것을 특징으로 하는 데이터 프로세서.
  193. 제192항에 있어서, 회부 데이터 프로세서의 제1외부집적회로 핀과 연결된 제1집적회로 핀으로서, 제1집적회로 핀은 스위치 회로가 제1집적회로 핀을 비교도선과 선택적으로 연결시키는 경우에는 비교도선을 제1외부집적회로 핀과 연결시키는 제1집적회로 핀인 것을 특징으로 하는 데이터 프로세서.
  194. 제193항에 있어서, 상기 제1집적회로 핀은 데이터 프로세서가 제1동작모드에 있는 경우에는 제어정보를 전송하고, 데이터 프로세서가 제2동작모드에 있는 경우에는 비교도선에 선택적으로 연결되는 제1집적회로 핀인 것을 특징으로 하는 데이터 프로세서.
  195. 제191항에 있어서, 상기 스위치 회로와 연결된 제2집적회로 핀을 구비하는 것을 특징으로 하는 데이터 프로세서.
  196. 데이터 프로세서에서 복수의 데이터 값을 비교하는 방법으로서, 비교명령을 수신하는 단계 ; 복수의 제어신호를 제공하기 위해 비교명령을 해독하는 단계 ; 복수의 처리요소 중 인에이블된 부분의 처리요소 각각은 그곳에 저장된 데이터 값의 제1부분을 비교라인에 제공할 때, 복수의 처리요소 중에서 어떤 처리요소가 인에이블되어 있는지를 결정하는 단계 ; 복수의 처리요소의 인에이블된 부분의 최소한 하나의 처리요소가 이 처리요소에 저장된 데이터 값의 제1논리상태에 있는 제1부분을 제공하는 경우에는, 제1논리상태에 있는 비교라인을 제공하는 단계 ; 복수의 처리요소의 인에이블된 부분의 최소한 하나의 처리요소가 이 처리요소에 저장된 데이터 값의 제2논리상태에 있는 제1부분을 제공하는 경우에는, 제2논리상태에 있는 비교라인을 제공하는 단계 ; 복수의 인에이블 비트 각각은 복수의 처리요소 중에서 하나의 인에이블된 부분에 해당할 때, 비교라인의 논리상태에 따라 복수의 인에이블 비트를 선택적으로 수정하는 단계 ; 로 이루어 진 복수의 데이터 값 비교방법.
  197. 제196항에 있어서, 상기 복수의 인에이블 값 각각은 복수의 처리요소의 인에이블된 해당 부분을 선택적으로 인에이블하여 이 부분에 저장된 디지털 데이터 값을 제공하는 인에이블 값인 것을 특징으로 하는 복수의 데이터 값 비교방법.
  198. 제196항에 있어서, 상기 복수의 처리요소의 인에이블된 해당 부분에 의해 제공된 데이터 값의 제1부분이 비교라인과 다른 논리상태에 있는 경우에는 복수의 인에이블 비트 하나를 거짓값을 가지도록 하는 단계를 포함하는 것을 특징으로 하는 복수의 데이터 값 비교방법.
  199. 제198항에 있어서, 상기 복수의 처리요소의 인에이블된 해당 부분에 의해 제공된 데이터 값의 제1부분이 비교라인과 같은 논리상태에 있는 경우에는 복수의 인에이블 비트 하나가 참값을 유지하도록 하는 단계를 포함하는 것을 특징으로 하는 복수의 데이터 값 비교방법.
  200. 제198항에 있어서, 상기 복수의 처리요소의 인에이블된 부분 각각은 복수의 인에이블 값 중 해당하는 값이 참값을 가질 때, 복수의 처리요소의 인에이블된 부분 각각에 저장된 데이터 값의 제2부분을 액세스하는 단계 ; 상기 복수의 처리요소의 인에이블된 부분 각각에 의해 출력되는 데이터의 제2부분을 비교라인에 제공하는 단계 ; 상기 복수의 처리요소 중 최소한 하나 이상의 인에이블된 부분이 이 부분에 저장된 제1논리상태에 있는 데이터 값의 제2부분을 제공하는 경우에는, 제1논리상태에 있는 비교라인을 제공하는 단계 ; 상기 복수의 처리요소 중 최소한 하나 이상의 인에이블된 부분이 제1논리상태에 있는 데이터 값의 제2부분을 제공하는 경우에는, 제1논리상태에 있는 비교라인을 제공하는 단계 ; 상기 복수의 처리요소 중 인에이블된 부분 각각이 이 부분에 저장된 제2논리상태에 있는 데이터 값의 제2부분을 제공하는 경우에는, 제2논리상태에 있는 비교라인을 제공하는 단계; 데이터의 값의 제2부분이 비교라인과 서로 다른 논리상태에 있는 경우에는 복수의 인에이블 비트 하나를 인액티브시키는 단계 ; 를 포함하는 것을 특징으로 하는 복수의 데이터 값 비교방법.
  201. 제196항에 있어서, 상기 복수의 처리요소 각각에 저장된 복수의 데이터 값 각각은 n이 양의 정수값일 때 복수의 n비트를 갖는 값인 것을 특징으로 하는 복수의 데이터 값 비교방법.
  202. 제201항에 있어서, 상기 복수의 데이터 값 각각의 제1부분은 데이터 값의 최상위 비트인 것을 특징으로 하는 복수의 데이터 값 비교방법.
  203. 제202항에 있어서, 1) 상기 복수의 처리요소 중 인에이블된 부분 각각은 복수의 인에이블 값 중에서 참값을 갖는 해당 인에이블 값을 가지는 부분일 때 복수의 처리요소 중 인에이블된 부분 각각에 저장된 복수 비트의 데이터 값 중에서 그 다음 비트를 액세스하는 단계 ; 2) 상기 복수의 처리요소의 인에이블된 부분 각각에 의해 출력된 복수 비트의 데이터 값 중에서 그 다음 비트를 비교라인에 제공하는 단계 ; 3) 상기 복수의 처리요소의 인에이블된 부분 중에서 최소한 한 부분은 이 부분에 저장된 복수 비트의 데이터 값 중 제1논리상태에 있는 그 다음 비트를 제공하는 경우에, 제1논리상태에 있는 비교라인을 제공하는 단계 ; 4) 상기 복수의 처리요소의 인에이블된 부분 각각은 이 부분에 저장된 복수 비트의 데이터 값 중 제2논리상태에 있는 그 다음 비트를 제공하는 경우에, 제2논리상태에 있는 비교라인을 제공하는 단계 ; 5) 복수 비트의 데이터 값 중에서 그 다음 비트가 비교라인과 서로 다른 논리상태에 있는 경우에는, 복수의 인에이블 값 하나를 인액티브시키는 단계 ; 6) 단계 1) 내지 단계 5)를 소정의 반복횟수만큼 반복하는 단계 ; 를 포함하는 것을 특징으로 하는 복수의 데이터 값 비교방법.
  204. 제203항에 있어서, 상기 소정의 반복횟수는 (n-1)인 것을 특징으로 하는 복수의 데이터 값 비교방법.
  205. 제203항에 있어서, 상기 소정의 반복횟수는 (n-1)보다 작은 것을 특징으로 하는 복수의 데이터 값 비교방법.
  206. 제203항에 있어서, 상기 소정의 반복횟수는 비교명령에 명시되는 있는 것을 특징으로 하는 복수의 데이터 값 비교방법.
  207. 제203항에 있어서, 상기 비교명령은 최대값을 갖는 부호없는 데이터 값을 저장하는 복수의 처리요소의 제1부분을 결정하는 비교명령인 것을 특징으로 하는 복수의 데이터 값 비교방법.
  208. 제203항에 있어서, 상기 복수의 처리요소 각각에 의해 제공된 데이터 값의 최상위 비트를 비교라인에 제공하기 전에 인액티브로 하는 단계를 포함하는 것을 특징으로 하는 복수의 데이터 값 비교방법.
  209. 제208항에 있어서, 상기 비교명령은, 최대값을 갖는 2의 보수 부호있는 데이터 값을 저장하는 복수의 처리요소에 있는 처리요소의 제2부분을 결정하는 비교명령인 것을 특징으로 하는 복수의 데이터 값 비교방법.
  210. 제203항에 있어서, 상기 복수의 처리요소 각각에 의해 제공된 복수 비트의 데이터 값 각각은 복수 비트 각각을 비교라인에 제공하기 전에 인액티브시키는 단계를 포함하는 것을 특징으로 하는 복수의 데이터 값 비교방법.
  211. 제210항에 있어, 상기 비교명령은, 최소값을 갖는 부호없는 데이터 값을 저장하는 복수의 처리요소에 있는 처리요소의 제3부분을 결정하는 비교명령인 것을 특징으로 하는 복수의 데이터 값 비교방법.
  212. 제203항에 있어서, 복수의 처리요소 각각에 의해 제공된 복수 비트의 데이터 값의 부분은 데이터 값의 최상위 비트를 가지지 않을 때, 이 부분을 비교라인에 제공하기 전에 인액티브시키는 단계를 포함하는 것을 특징으로 하는 데이터 값 비교방법.
  213. 제212항에 있어서, 비교명령은, 최소값을 갖는 2의 보수 부호있는 데이터 값을 저장하는 복수의 처리요소에 있는 처리요소의 제4부분을 결정하는 비교명령인 것을 특징으로 하는 데이터 값 비교방법.
  214. 데이터 프로세서 복수개가 배열로 구성된 데이터 처리스템으로서, 상기 복수의 데이터 프로세서 각각은, 비교명령을 저장하는 저장수단 ; 비교명령을 해독하여 복수의 제어신호를 제공하며, 비교명령을 수신하기 위해 저장수단과 연결된 명령해독회로 ; 복수의 제어신호에 따라 비교명령의 실행을 제어하며, 복수의 제어신호를 수신하기 위해 명령해독회로와 연결된 명령실행수단 ; 명령실행수단은 비교명령의 실행동안에 복수의 인에이블된 처리요소를 선택하여 이 처리요소에 저장된 데이터 값의 제1비트를 출력하는 수단일 때, 복수의 인에이블된 처리요소 각각은 명령실행수단과 연결되어 있으며 데이터 값을 저장하는 처리요소인 복수의 인에이블된 처리요소 ; 복수의 인에이블된 처리요소 각각에 저장된 데이터 값의 제1비트를 수신하기 위해 복수의 인에이블된 처리요소 각각과 연결된 비교도선으로서, 비교명령의 실행에 따라 비교연산을 수행하고, 복수의 인에이블된 처리요소 중 최소한 하나의 처리요소에 의해 제공된 데이터 값의 제1비트가 제1논리상태에 있는 경우에는 제1논리상태에 있으며, 복수의 인에이블된 처리요소 각각에 의해 제공된 데이터 값의 제1비트가 제2논리상태에 있는 비교도선 ; 을 구비하며, 상기 복수의 데이터 프로세서 각각은 정보를 통신하기 위해서 인접한 데이터 프로세서와 선택적으로 연결되며, 복수의 데이터 프로세서 중 제1데이터 프로세서의 비교도선은 복수의 데이터 프로세서 중 제2데이터 프로세서의 비교도선과 연결되어 있는 데이터 프로세서일 때, 데이터 프로세서 복수개가 배열로 구성된 데이터 처리 시스템.
  215. 제214항에 있어서, 상기 배열은 최소한 하나의 행과 하나의 열로 구성된 배열인 것을 특징으로 하는 데이터 처리 시스템.
  216. 제215항에 있어서, 상기 복수의 데이터 프로세서 중 제1데이터 프로세서는 복수의 데이터 프로세서 중 제2데이터 프로세서와 배열의 같은 행에 있는것을 특징으로 하는 데이터 처리 시스템.
  217. 제215항에 있어서, 상기 복수의 데이터 프로세서 중 제1데이터 프로세서는 복수의 데이터 프로세서 중 제2데이터 프로세서와 배열의 같은 열에 있는 것을 특징으로 하는 데이터 처리 시스템.
  218. 제214항에 있어서, 상기 복수의 인에이블 값 각각이 복수의 인에이블된 처리요소 중 하나와 상응할 때, 복수의 인에이블 값을 저장하는 제1저장회로를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  219. 제218항에 있어서, 상기 비교도선의 제1논리상태와 제2논리상태 중 하나에 따라 복수의 인에이블 값 각각을 선택적으로 수정하는 수정회로를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  220. 제219항에 있어서, 상기 복수의 인에이블된 처리요소 각각은 복수의 인에이블 값 중 해당하는 값 하나가 참값인 경우에는 비교명령의 실행에 참여하는 처리요소인 것을 특징으로 하는 데이터 처리 시스템.
  221. 제219항에 있어서, 상기 복수의 인에이블된 처리요소 각각은 복수의 인에이블 값 중 해당하는 값 하나가 거짓인 경우에는 비교명령의 실행에 참여하지 못하는 처리요소인 것을 특징으로 하는 데이터 처리 시스템.
  222. 제219항에 있어서, 상기 수정회로는, 비교도선이 제1논리상태에 있는 경우와 복수의 인에이블된 처리요소 중 복수의 인에이블 값 하나에 상응하는 처리요소에 의해 제공된 데이터 값의 제1비트가 제2논리 상태에 있는 경우에는, 복수의 인에이블 값 하나를 거짓으로 하는 수정회로인 것을 특징으로 하는 데이터 처리 시스템.
  223. 제219항에 있어서, 상기 비교명령은, 복수의 데이터 프로세서의 인에이블된 부분 각각에 있는 복수의 인에이블된 처리요소의 제1부분으로서, 데이터 값의 제1비트에 최대값을 가지는 제1부분을 결정하는 비교명령인 것을 특징으로 하는 데이터 처리 시스템.
  224. 제219항에 있어서, 상기 복수의 인에이블된 처리요소 각각은 데이터 값의 최소한 일부분을 선택적으로 보수로 하여 제1보수 데이터 값을 비교도선에 제공하는 논리회로를 구비하는 처리요소인 것을 특징으로 하는 데이터 처리 시스템.
  225. 제224항에 있어서, 터이터 값의 상기 일부분은 데이터 값의 최상위 비트인 것을 특징으로 하는 데이터 처리 시스템.
  226. 제214항에 있어서, 상기 데이터 프로세서 각각은, 비교도선과 연결된 스위치회로와, 스위치회로는 집적회로 핀을 도교도선과 선택적으로 연결할 때의 스위치회로와 연결된 집적회로 핀을 구비하는 데이터 프로세서인 것을 특징으로 하는 데이터 처리 시스템.
  227. 제226항에 있어서, 상기 스위치회로는 전역 비교명령(global comparision instruction)에 따라 집적회로 핀을 비교도선과 선택적으로 연결하는 스위치회로인 것을 특징으로 하는 데이터 처리 시스템.
  228. 제227항에 있어서, 상기 복수의 데이터 프로세서 중 제1데이터 프로세서의 제1집적회로 핀은 복수의 데이터 프로세서 중 제2데이터 프로세서의 제2집적회로 핀과 연결되며, 제1집적회로 핀은 스취치회로가 제1집적회로 핀을 비교도선과 선택적으로 연결하는 경우에는 비교도선을 제2집적회로 핀과 연결하는 집적회로 핀인 것을 특징으로 하는 데이터 처리 시스템.
  229. 제228항에 있어서, 상기 제1집적회로 핀은 복수의 데이터 프로세서 중 제1데이터 프로세서가 제1동작모드에 있는 경우에는 제어정보를 전송하며, 복수의 데이터 프로세서 중 제1데이터 프로세서가 제2동작모드에 있는 경우에는 비교도선과 선택적으로 연결되는 집적회로 핀인 것을 특징으로 하는 데이터 처리 시스템.
  230. 데이터 프로세서에서 명령을 실행하는 방법으로서, 명령을 수신하는 단계 ; 복수의 제어신호를 제공하기 위해 명령을 해독하는 단계 ; 제1저장위치로부터 제1디지털 데이터 값을 액세스하는 단계 ; 제2저장위치로부터 제2디지털 데이터 값을 액세스하는 단계 ; 더 큰 값과 작은 값을 결정하고 선택하기 위해서 제2디지털 데이터 값과 제1디지털 데이터 값을 비교하는 단계 ; 더 큰 값과 더 작은 값 중 하나를 목적 저장회로에 저장하는 단계 ; 로 이루어진 데이터 프로세서내에서의 명령실행방법.
  231. 제230항에 있어서, 상기 비교하는 단계는, 뺄셈결과를 얻기 위해 제1디지털 데이터 값에서 제2디지털 데이터 값을 빼는 단계 ; 상기 뺄셈의 결과가 음의 값인 경우에는 빌림값을 참값으로 하는 단계 ; 상기 뺄셈의 결과가 양의 값인 경우에는 빌림값을 거짓값으로 하는 단계 ; 로 이루어진 것을 특징으로 하는 명령실행방법.
  232. 제231항에 있어서, 상기 제2디지털 데이터 값과 제1디지털 데이터 값은 명령의 실행에 따라 더 작은 값을 결정하고 선택하기 위해 비교되는 값인 것을 특징으로 하는 명령실행방법.
  233. 제232항에 있어서, 상기 빌림값이 거짓인 경우에는 제2디지털 데이터 값을 목적 저장회로에 저장하는 단계를 포함하는 것을 특징으로 하는 명령실행방법.
  234. 제233항에 있어서, 상기 목적 저장회로는 제1저장위치인 것을 특징으로 하는 명령실행방법.
  235. 제231항에 있어서, 상기 제2디지털 데이터 값과 제1디지털 데이터 값은 명령의 실행에 따라 더 큰 값을 결정하고 선택하기 위해 비교되는 값인 것을 특징으로 하는 명령실행방법.
  236. 제235항에 있어서, 상기 빌림값이 참인 경우에는 제2디지털 데이터 값을 목적 저장회로에 저장하는 단계를 포함하는 것을 특징으로 하는 명령실행방법.
  237. 제230항에 있어서, 제1디지털 데이터 값과 제2디지털 데이터 값은 부호없는 데이터 값, 부호있는 데이터 값 중 하나인 것을 특징으로 하는 명령실행방법.
  238. 제230항에 있어서, 상기 제1디지털 데이터 값은 제1스칼라값이고, 상기 제2디지털 데이터 값은 제2스칼라 데이터 값인 것을 특징으로 하는 명령실행방법.
  239. 제230항에 있어서, 상기 제1디지털 데이터 값은 제1벡터값의 일부분이고, 상기 제2디지털 데이터 값은 제2벡터값의 일부분인 것을 특징으로 하는 명령실행방법.
  240. 제231항에 있어서, 명령을 수신하기 전에 실행되었던 데이터 처리 연산의 결과를 나타내는 제1확장비트와 제2확장비트를 저장위치로부터 액세스하는 단계 ; 상기 비교수단이 비교단계를 실행하도록 비교수단을 선택적으로 인에이블시키기 위해 제1확장비트와 제2확장비트를 사용하는 단계 ; 상기 비교단계의 결과에 따라 제1확장비트와 제2화장비트를 사용하는 단계 ; 상기 비교단계의 결과에 따라 제1확장비트와 제2화장비트를 선택적으로 수정하는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행방법.
  241. 제240항에 있어서, 상기 제1확장비트와 제2확장비트는 제1스태터스 상태(status state)에서는 내정상태에 있으며, 상기 제1확장비트와 제2확장비트는 제1확장비트와 제2확장비트가 제2스태터스 상태에 있는 경우에는 제2디지털 데이터 값이 제1디지털 데이터 값보다 작다는 것을나타내고, 상기 제1확장비트와 제2확장비트는 제1확장비트와 제2확장비트가 제3스태터스 상태에 있는 경우에는 제2디지털 데이터 값이 제1디지털 데이터 값보다 크다는 것을 나타내며, 상기 제1확장비트와 제2확장비트는 제1확장비트와 제1확장비트가 제4스태터스 상태에 있는 경우에는 제2디지털 데이터 값과 제1디지털 데이터 값이 같다는 것을 나타낼 때, 상기 제1확장비트와 제2확장비트는 데이터 프로세서의 복수의 스태터스 상태를 나타내는 비트인 것을 특징으로 하는 명령실행방법.
  242. 제241항에 있어서, 상기 제1확장비트와 제2확장비트가 제1스태터스 상태와 제4스태터스 상태 중 한 상태에 있는 경우에는 상기 비교단계를 실행하도록 비교수단을 인에이블시키는 단계를 포함하는 것을 특징으로 하는 명령실행방법.
  243. 제241항에 있어서, 상기 제1확장비트와 제2확장비트는 제1확장비트와 제2확장비트가 제1스태터스 상태에 있는 경우에는, 제1디지털 데이터 값을 제1다중-바이트 데이터 값의 최상위 비트이고 제2디지털 데이터 값은 제2다중-바이트 데이터 값의 최상위 바이트임을 나타내는 비트인 것을 특징으로 하는 명령실행방법.
  244. 제241항에 있어서, 상기 제1확장비트와 제2확장비트는 제1확장비트와 제2확장비트가 제4스태터스 상태에 있는 경우에는, 두개의 똑같은 데이터 값을 비교하였던 이전 명령에 따라 데이터 처리 연산이 실행되었음을 나타내는 비트인 것을 특징으로 하는 명령실행방법.
  245. 제241항에 있어서, 상기 명령은 예비명령과 종료명령 중 하나로서, 예비명령은 제1확장비트와 제2확장비트를 수정하여 비교단계의 결과를 반영하는 명령이고, 종료명령은 제1확장비트와 제2확장비트를 내정상태에 있도록 수정하는 명령인 것을 특징으로 하는 명령실행방법.
  246. 제245항에 있어서, 상기 제1확장비트와 제2확장비트가 제2스태터스 상태(status state)에 있는 경우에는 제1확장비트를 거짓으로 하고 제2확장비트는 참으로 하는 단계 ; 상기 제1확장비트와 제2확장비트가 제3스태터스 상태에 있는 경우에는 제1확장비트를 참으로 하고 제2확장비트는 거짓으로 하는 단계 ; 상기 제1확장비트와 제2확장비트가 제4스태터스 상태에 있는 경우에는 제1확장비트와 제2확장비트를 참으로 하는 단계 ; 를 포함하는 것을 특징으로 하는 명령실행방법.
  247. 명령을 저장하는 명령저장회로 ; 복수의 제어신호를 제공하기 위해 명령을 해독하는 해독기로서 명령을 수신하기 위해 명령저장회로와 연결된 해독기 ; 제1디지털 데이터 값을 저장하는 제1저장회로 ; 제2디지털 데이터 값을 저장하는 제2저장회로 ; 제1디지털 데이터 값을 수신하기 위해 제1저장회로와 연결된 제1입력을 가지며, 제2디지털 데이터 값을 수신하기 위한 제2입력을 가지고, 제1디지털 데이터 값과 제2디지털 데이터 값중에서 어떤 값이 큰 값이고 어떤 값이 작은 값인지를 나타내는 결과를 제공하는 출력을 가지는 비교수단으로서, 제1디지털 데이터값과 제2디지털 데이터 값 을 비교하는 비교수단 ; 제2디지털 데이터 값 이 더 큰 값과 작은 값 중 하나인 경우에는 제2디지털 데이터 값을 제1저장회로에 선택적으로 제공하는 선택수단으로서, 제1저장회로와, 제2저장회로에 연결된 선택수단 ; 을 구비하는 데이터 프로세서.
  248. 제247항에 있어서, 상기 비교수단은 제1디지털 데이터 값에서 제2디지털 데이터 값을 빼서 결과를 만들어 내는 비교수단인 것을 특징으로 하는 데이터 프로세서.
  249. 제247항에 있어서, 제1스태터스 상태(status state)는 데이터 프로세서가 내정상태(default state)에 있음을 나타내고, 제2스태터스 상태는 제2디지털 데이터 값이 제1디지털 데이터 값 보다 작음을 나타내며, 제3스태터스 상태는 제2디지털 데이터 값이 제1디지털 데이터 값보다 큼을 나타내고, 제4스태터스 상태는 제2디지털 데이터 값이 제1디지털 데이터 값과 같음을 나타낼 때, 데이터 프로세서는 상기 복수의 스태터스 상태 중 한 상태에 있는 것을 특징으로 하는 데이터 프로세서.
  250. 제247항에 있어서, 상기 명령이 제1디지털 데이터 값과 제2디지털 값중에서 어떤 값이 더 큰지를 결정하고, 데이터 프로세서가 제3스태터스 상태에 있는 경우에는, 상기 선택수단은 제2디지털 데이터 값을 제1저장회로에 공급하는 선택수단인 것을 특징으로 하는 데이터 프로세서.
  251. 제247항에 있어서, 상기 명령이 제1디지털 데이터 값과 제2디지털 데이터 값중에서 어떤 값이 더 작은지를 결정하고, 데이터 프로세서가 제2스태터스 상태에 있는 경우에는, 상기 선택수단은 제2디지털 데이터 값을 제1저장회로에 공급하는 선택수단인 것을 특징으로 하는 데이터 프로세서.
  252. 제247항에 있어서, 상기 명령의 실행 전에 데이터 프로세서의 스태터스 상태를 나타내는 데 사용되는 제1확장비트와 제2확장비트를 저장하는 제1제어 레지스터를 구비하는 것을 특징으로 하는 데이터 프로세서.
  253. 제252항에 있어서, 상기 제1확장비트와 제2확장비트는, 데이터 프로세서가 제1스태터스 상태에 있는 경우에는 제1디지털 데이터 값이 제1다중-바이트 데이터 값의 최상위 바이트이며 제2디지털 데이터 값이 제2다중-바이트 데이터 값의 최상위 바이트임을 나타내는 비트인 것을 특징으로 하는 데이터 프로세서.
  254. 제252항에 있어서, 상기 제1확장비트와 제2확장비트는, 제1확장비트와 제2확장비트가 제4스태터스 상태에 있는 경우에는 데이터 처리 연산이 두 개의 같은 데이터 값을 비교한 이전의 명령에 따라 실행되었던 연산임을 나타내는 비트인 것을 특징으로 하는 데이터 프로세서.
  255. 제252항에 있어서, 상기 결과값 및 이 결과값에 대응하는 빌림값을 수신하기 위해 상기 비교수단과 연결되며, 제1확장비트와 제2확장비트를 수신하기 위해 제1제어회로와 연결된 수정회로로서, 제1확장비트와 제2확장비트를 선택적으로 수정하는 수정회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  256. 제255항에 있어서, 상기 명령은 예비명령과 종료명령 중 하나로서, 예비명령은 제1확장비트와 제2확장비트를 수정하며 상기 비교단계의 결과를 반영하고, 종료명령은 제1확장비트와 제2확장비트를 내정상태에 있도록 수정하는 것을 특징으로 하는 데이터 프로세서.
  257. 제256항에 있어서, 상기 종료명령의 실행 동안에 제1디지털 데이터 값은 제1다중-바이트 값의 최하위 바이트이고, 제2디지털 데이터 값은 제2다중-바이트 값의 최하위 바이트인 것을 특징으로 하는 데이터 프로세서.
  258. 제256항에 있어서, 데이터 프로세서가 제2스태터스 상태에 있는 경우에는 제1확장비트는 거짓이고 제2확장비트는 참인 것을 특징으로 하는 데이터 프로세서.
  259. 제256항에 있어서, 데이터 프로세서가 제3스태터스 상태에 있는 경우에는 제1확장비트는 참이고 제2확장비트는 거짓인 것을 특징으로 하는 데이터 프로세서.
  260. 제256항에 있어서, 데이터 프로세서가 제4스태터스 상태에 있는 경우에는 제1확장비트와 제2확장비트가 모두 참인 것을 특징으로 하는 데이터 프로세서.
  261. 제247항에 있어서, 상기 제1디지털 데이터 값과 제2디지털 데이터 값 각각이 부호있는 데이터 값인 경우에는 제1논리상태에 있으며, 제1디지털 데이터 값과 제2디지털 데이터 값 각각이 부호없는 데이터 값인 경우에는 제2논리상태에 있는 부호 제어값을 저장하기 위한 제어 레지스터를 구비하는 것을 특징으로 하는 데이터 프로세서.
  262. 데이터 처리명령을 저장하는 명령저장회로 ; 데이터 처리명령에 따라 데이터 처리연산을 실행하며, 데이터 처리명령을 수신하기 위해 명령저장회로와 연결된 명령실행수단 ; 데이터 처리연산의 실행 동안에 사용되는 확장값 복수개를 저장하는 저장수단으로서, 복수의 확장값 각각을 통신하기 위해 명령저장수단과 연결된 저장수단 ; 데이터 처리명령의 실행 동안에 복수의 확장값 각각을 조건부로 수정하는 수정수단으로서, 데이터 처리명령에 따라 조건부로 수정되는 복수의 확장값 각각을 통신하기 위해 저장수단과 연결된 수정수단 ; 을 구비하는 데이터 프로세서.
  263. 제262항에 있어서, 상기 복수의 확장값은, 상태정보값을 나타내기 위한 제1확장비트와, 데이터 처리명령의 소스 오퍼랜드와 대응하는 부호값을 나타내기 위한 제2확장비트로 구성된 확장값인 것을 특징으로 하는 데이터 프로세서.
  264. 제263항에 있어서, 상기 데이터 처리명령은 예비명령과 종료명령 중 하나로서, 예비명령은 데이터 처리명령의 결과에 따라 복수의 확장값 각각을 수정하는 명령이며, 종료명령은 복수의 확장값 각각의 내정상태에 있도록 복수의 확장값 각각을 수정하는 명령일 때의 데이터 처리명령인 것을 특징으로 하는 데이터 프로세서.
  265. 제264항에 있어서, 데이터 처리연산의 결과는, 결과에 대응하는 오버플로우 값이 참인 상태이고 데이터 처리명령이 종료명령인 경우에는 상한 경계값과 하한 경계값 중 하나로 대체되며, 데이터 처리연산의 결과는, 결과에 대응하는 오버플로우 값이 참인 상태이고 데이터 처리명령이 예비명령인 경우에는 대체되지 않을 때, 상기 예비명령은 비포화명령이고 상기 종료명령은 포화명령인 것을 특징으로 하는 데이터 프로세서.
  266. 제263항에 있어서, 상기 제1확장비트와 제2확장비트는 데이트 처리명령이 종료명령인 경우에는 거짓인 것을 특징으로 하는 데이터 프로세서.
  267. 제263항에 있어서, 상기 제1확장비트와 제2확장비트는, 데이터 처리명령이 예비명령인 경우에는 데이터 처리명령의 실행에 따라 수정되는 것을 특징으로 하는 데이터 프로세서.
  268. 제263항에 있어서, 상기 데이터 처리연산은 덧셈연산과 뺄셈연산 중 하나인 것을 특징으로 하는 데이터 프로세서.
  269. 제268항에 있어서, 상기 제1확장비트는 상기 데이터 처리연산이 덧셈연산인 경우에는 캐리값이며, 상기 데이터 처리연산이 뺄셈연산인 경우에는 빌림값을 특징으로 하는 데이터 프로세서.
  270. 제263항에 있어서, 상기 데이터 처리명령은 소스 오퍼랜드를 생성하며, 소스 오퍼랜드는 제2확장비트에 기초하는 것을 특징으로 하는 데이터 프로세서.
  271. 제263항에 있어서, 상기 데이터 처리연산은 증가연산이나 감소연산인 것을 특징으로 하는 데이터 프로세서.
  272. 제271항에 있어서, 상기 제1확장비트는 상기 데이터 처리연산이 증가연산인 경우에는 캐리값이며, 상기 데이터 처리연산이 감소연산인 경우에는 빌림값인 것을 특징으로 하는 데이터 프로세서.
  273. 제271항에 있어서, 상기 제2확장비트는 증가연산 및 감소연산 동안에는 사용되지 않는 것을 특징으로 하는 데이터 프로세서.
  274. 제262항에 있어서, 상기 데이터 처리명령은 목적 오퍼랜드와 소스 오퍼랜드를 가지고 있으며, 상기 명령실행수단은 데이터 처리명령을 따라 목적 오퍼랜드와 소스 오퍼랜드를 비교하는 수단인 것을 특징으로 하는 데이터 프로세서.
  275. 제274항에 있어서, 상기 복수의 확장값은 선택적으로 수정되어서, 상기 데이터 처리명령의 실행 동안에 사용되는 목적 오퍼랜드와 소스 오퍼랜드간의 상대적인 관계를 나타내는 값인 것을 특징으로 하는 데이터 프로세서.
  276. 제275항에 있어서, 상기 복수의 확장비트는, 1) 목적 오퍼랜드가 소스 오퍼랜드보다 큼, 2) 목적 오퍼랜드가 소스 오퍼랜드보다 작음, 3) 목적 오퍼랜드가 소스 오퍼랜드와 같음, 중에서 하나의 조건을 나타내는 비트인 것을 특징으로 하는 데이터 프로세서.
  277. 제276항에 있어서, 상기 복수의 확장비트는 상기 데이터 처리연산의 실행 동안에는 내정상태에 있는 것을 특징으로 하는 데이터 프로세서.
  278. 제262항에 있어서, 상기 데이터 처리명령은 상기 명령실행수단이 데이터 처리명령의 소스 오퍼랜드를 사용하여 왼쪽 시프트 연산을 실행하도록 명령실행수단을 인에이블시키는 데이터 처리명령인 것을 특징으로 하는 데이터 프로세서.
  279. 제278항에 있어서, 상기 복수의 확장값 중 제1확장값은 소스 오퍼랜드의 취하위 비트로 시프트되는 값인 것을 특징으로 하는 데이터 프로세서.
  280. 제262항에 있어서, 상기 데이터 처리명령은 명령실행수단이 데이터 처리명령의 소스 오프랜드를 사용하여 오른쪽 시프트 연산을 실행하도록 명령실행수단을 인에이블시키는 데이터 처리명령인 것을 특징으로 하는 데이터 프로세서.
  281. 제280항에 있어서, 상기 복수의 확장값은 시프트 데이터 값을 나타내기 위한 제1확장비트와, 소스 오퍼랜드의 제1바이트를 나타내기 위한 제2확장비트를 포함하는 확장값인 것을 특징으로 하는 데이터 프로세서.
  282. 제281항에 있어서, 상기 제2확장비트가 참인 경우에는 소스 오퍼랜드의 이전 최상위 바이크의 최하위 비트는 시프트외어 제1확장비트에 시프트 데이터 값으로서 저장되는 비트인 것을 특징으로 하는 데이터 프로세서.
  283. 제281항에 있어서, 상기 제2확장비트가 거짓인 경우에는, 부호값이 시프트되어 소스 오퍼랜드의 제1바이트의 최상위 비트로 되는 것을 특징으로 하는 데이터 프로세서.
  284. 제262항에 있어서, 상기 데이터 처리명령은 상기 명령실행수단이 부정연산(negation operation)을 실행하도록 상기 명령실행수단을 인에이블시키는 명령인 것을 특징으로 하는 데이터 프로세서.
  285. 제284항에 있어서, 상기 복수의 확장비트 중 제1확장비트는 상기 부정연산의 실행 도중에 빌림이 발생하였음을 나타내는 확장비트인 것을 특징으로 하는 데이터 프로세서.
  286. 제284항에 있어서, 사이 복수의 확장비트는 상기 부정연산의 실행중에는 내정상태에 있는 것을 특징으로 하는 데이터 프로세서.
  287. 데이터 프로세서내에서 산술명령을 실행하는 방법으로서, 소스 오퍼랜드와 목적 오퍼랜드를 가지는 산술명령을 수신하는 단계 ; 복수의 제어신호를 제공하기 위해 산술명령을 해독하는 단계 ; 상태정보값을 제공하는 제1확장비트를 제1저장위치로 부터 액세스하는 단계 ; 산술명령의 소스 오퍼랜드와 대응하는 부호값을 제공하는 제2확장비트를 제2저장위치로부터 액세스하는 단계 ; 제1확장비트와 제2확장비트는 결과를 제공하기 위해 산술연산의 실행 동안에 사용되는 확장비트일 때, 상기 복수의 제어신호에 따라 산술연산을 실행하는 단계 ; 상기 결과에 대응하는 수정된 상태정보값을 저장하기 위해 제1확장비트를 선택적으로 수정하는 단계 ; 상기 결과에 대응하는 수정된 부호값을 저장하기 위해 제2확장비트를 선택적으로 수정하는 단계 ; 로 이루어진 산술명령 실행방법.
  288. 제287항에 있어서, 상기 산술연산은 예비 덧셈연산과 종료 덧셈연산 중 하나로서, 상기 예비 덧셈연산은 제1확장비트와 제2확장비트를 모두 수정하여 상기 결과를 반영하며, 상기 종료 덧셈연산은 제2확장비트와 제2확장비트를 내정상태가 되도록 하는 연산인 것을 특징으로 하는 산술명령 실행방법.
  289. 제288항에 있어서, 상기 제1확장비트는 캐리값인 것을 특징으로 하는 산술명령 실행방법.
  290. 제288항에 있어서, 상기 예비 덧셈연산은 비포화 덧셈연산이고, 상기 종료 덧셈연산은 포화 덧셈연산으로서, 데이터 연산의 결과는, 결과에 상응하는 오버플로우 값이 참인 상태이고 상기 데이터 처리명령이 종료 덧셈연산인 경우에는 상한 경계값이 하한 경계값으로 대체되며, 데이터 연산의 결과는, 결과에 상응하는 오버플로우 값이 참인 상태이고 상기 데이터 처리명령이 예비 덧셈연산인 경우에는 대체되지 않는 것을 특징으로 하는 산술명령 실행방법.
  291. 제289항에 있어서, 상기 제2확장비트를 사용하여 소스 오퍼랜드를 생성하는 단계 ; 결과를 생성하기 위해 소스 오퍼랜드를 목적 오퍼랜드에 더하는 단계 ; 상기 산술연산이 예비 덧셈연산인 경우에는, 상기 결과가 캐리값을 수정하는지 수정하지 않는지를 나타내기 위해 상기 제1확장비트를 수정하는 단계 ; 상기 산술연산이 종료 덧셈연산인 경우에는, 상기 제1확장비트와 상기 제2확장비트를 내장상태로 하는 단계 ; 를 포함하는 것을 특징으로 하는 산술명령 실행방법.
  292. 제291항에 있어서, 상기 소스 오퍼랜드의 비트폭은 목적 오퍼랜드 일부의 비트폭보다 작은 비트폭을 갖는 제1데이터 값의 일부인 경우에는, 상기 제2확장비트를 사용하여 소스 오퍼랜드가 생성되는 것을 특징으로 하는 산술명령 실행방법.
  293. 제287항에 있어서, 상기 산술연산은 예비 뺄셈연산과 종료 뺄셈연산 중 하나로서, 상기 예비 뺄셈연산은 상기 제1확장비트와 상기 제2확장비트를 모두 수정하여 상기 결과를 반영하며, 상기 종료 뺄셈연산은 상기 제1확장비트와 상기 제2확장비트를 내정상태가 되도록 하는 연산인 것을 특징으로 하는 산술명령 실행방법.
  294. 제293항에 있어서, 상기 제1확장비트는 빌림값인 것을 특징으로 하는 산술명령 실행방법.
  295. 제294항에 있어서, 상기 제2확장비트를 사용하여 소스 오 퍼랜드를 생성하는 단계 ; 결과를 생성하기 위해 목적 오퍼랜드에서 소스 오퍼랜들르 빼는 단계 ; 상기 산술연산이 예비 뺄셈연산인 경우에는 상기 결과가 빌림값을 수정하는지 수정하지 않는지를 나타내기 위해 상기 제1확장비트를 수정하는 단계 ; 상기 산술연산이 종료 뺄셈연산인 경우에는 상기 제1확장비트와 상기 제2확장비트를 내정상태로 하는 단계 ; 를 포함하는 것을 특징으로 하는 산술명령 실행방법.
  296. 데이터 프로세서내에서 비교명령을 실행하는 방법으로서, 소스 오퍼랜드와 목적 오퍼랜드를 가지는 비교명령을 수신하는 단계 ; 제1복수의 제어신호를 제공하기 위해 비교명령을 해독하는 단계 ; 제1저장위치로부터 제1확장비트를 액세스하며, 제2저장위치로부터 제2확장비트를 액세스하는 단계 ; 제1확장비트와 제2확장비트를 모두 비교명령의 실행 중에 선택적으될 때, 제1복수의 제어신호에 따라 목적 오퍼랜드를 소스 오퍼랜드와 비교하여 결과를 생성하기 위한 비교단계로 사용 ; 소스 오퍼랜드와 목적 오퍼랜드를 비교하는 상기 비교단계의 현재 결과를 나타내기 위해 제1확장비트와 제2확장비트를 선택적으로 수정하는 단계 ; 로 이루어진 비교명령 실행방법.
  297. 제296항에 있어서, 상기 제1확장비트와 상기 제2확장비트는, 비교명령의 실행 중에 사용되는 목적 오퍼랜드와 소스 오퍼랜드의 상대적인 관계를 나타내기 위해 선택적으로 수정되는 비트인 것을 특징으로 하는 비교명령 실행방법.
  298. 제297항에 있어서, 조건부명령을 수신하는 단계 ; 제2복수의 제어신호를 제공하기 위해 조건부명령을 해독하는 단계 ; 상기 비교연산은 제1확장비트와 제2확장비트를 사용하여 조건부 결과를 생성하는 연산일 때, 조건부명령에 따라 비교연산을 실행하는 단계 ; 를 포함하는 것을 특징으로 하는 비교명령 실행방법.
  299. 제297항에 있어서, 상기 비교명령은 예비 비교명령과 종료 비교명령 중 하나로서 상기 예비 비교명령은 결과를 반영하기 위해 제1확장비트와 제2확장비트를 선택적으로 수정하며, 상기 종료 비교명령은 제1확장비트와 제2확장비트를 내정상태로 하는 명령인 것을 특징으로 하는 비교명령 실행방법.
  300. 제297항에 있어서, 제1확장비트와 제2확장비트는, 1) 목적 오퍼랜드가 소스 오퍼랜드보다 큼, 2) 목적 오퍼랜드가 소스 오퍼랜드보다 작음, 3) 목적 오퍼랜드가 소스 오퍼랜드와 같음, 중 하나를 나타내기 위해 선택적으로 수정되는 비트인 것을 특징으로 하는 비교명령 실행방법.
  301. 제297항에 있어서, 상기 제1확장비트와 제2확장비트는 소스 오퍼랜드를 목적 오퍼랜드와 비교하는 상기 비교단계 다음에는 내정상태에 놓이는 비트인 것을 특징으로 하는 비교명령 실행방법.
  302. 데이터 프로세서내에서 시프트명령을 실행하는 방법으로서, 소스 오퍼랜드를 갖는 시프트명령을 수신하는 단계 ; 복수의 제어신호를 제공하기 위해 시프트명령을 해독하는 단계 ; 제1저장위치로부터 제1확장비트를 액세스하고, 제2저장위치로부터 제2확장비트를 액세스하는 단계 ; 시프트된 데이터 값을 발생하기 위해 제1확장비트와 제2확장비트에 따라 결정되는 시프트값을 소스 오퍼랜드의 제1비트로 시프트하는 단계 ; 수정된 제1확장비트를 제공하기 위해 시프트명령의 실행에 따라 제1확장비트를 선택적으로 수정하는단계 ; 로 이루어진 시프트명령 실행방법.
  303. 제302항에 있어서, 상기 상기 시프트값은 상기 제1확장비트인 것을 특징으로 하는 시스트명령 실행방법.
  304. 제303항에 있어서, 상기 소스 오퍼랜드의 상기 제1비트는 소스 오퍼랜드의 최하위 비트인 것을 특징으로 하는 시프트명령 실행방법.
  305. 제304항에 있어서, 상기 제1확장비트와 상기 제2확장비트는 제1확장비트를 시프트하는 상기 단계 다음에는 내정상태에 놓이는 비트인 것을 특징으로 하는 시프트명령 실행방법.
  306. 제303항에 있어서, 상기 소소 오퍼랜드의 상기 제1확장비트는 소스 오퍼랜드의 최상위 비트인 것을 특징으로 하는 시프트명령 실행방법.
  307. 제306항에 있어서, 상기 제1확장비트와 제2확장비트는 제1확장비트를 시프트하는 상기 단계 다음에는 내정상태에 놓이는 비트인 것을 특징으로 하는 시프트명령 실행방법.
  308. 제302항에 있어서, 상기 시프트값은 제2확장비트가 거짓인 경우에는 부호비트이며, 제2확장비트가 참인 경우에는 제1확장비트인 것을 특징으로 하는 시프트명령 실행방법.
  309. 제302항에 있어서, 상기 제2확장비트는 왼쪽 시프트연산 동안에는 사용되지 않는 비트인 것을 특징으로 하는 시프트명령 실행방법.
  310. 데이터 처리명령을 실행하는 방법으로서, 데이터 처리명령을 수신하는 단계 ; 복수의 제어신호를 제공하기 위해 데이터 처리명령을 해독하는 단계 ; 결과가 데이터 값의 범위에 들지않으면 참이고, 결과가 데이터 값의 범위에 들면 거짓인 오버플로우값을 제1저장위치로 부터 액세스하는 단계 ; 오버플로우값이 참인 경우에는 결과를 소정의 값과 같도록 수정하는 단계 ; 로 이루어진 데이터 처리명령 실행방법.
  311. 제310항에 있어서, 어떤 결과를 생성하는 데이터 처리연산을 상기 복수의 제어신호에 따라 실행하는 단계를 포함하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  312. 제310항에 있어서, 제2저장위치에서 오버플로우 방향값을 액세스하는 단계로서, 상기 오버플로우 방향값이 참인 경우에는 결과가 최대값보다 크고, 상기 오버플로우 방향값이 거짓인 경우에는 결과가 최소값보다 작을 때, 제2저장위치로부터 오버플로우 방향값을 액세스하는 단계를 포함하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  313. 제312항에 있어서, 상기 소정의 값은, 상기 오버플로우값이 참이고 상기 오버플로우 방향값도 참인 경우에도 가장 큰 양수인 것을 특징으로 하는 데이터 처리명령 실행방법.
  314. 제312항에 있어서, 상기 소정의 값은, 상기 오버플로우값이 참이고 상기 오버플로우 방향값은 거짓인 경우에는 가장 큰 음수이거나 영인 것을 특징으로 하는 데이터 처리명령 실행방법.
  315. 제312항에 있어서, 상기 결과는 2의 보수 부호있는 데이터값(two's complement signed data value)인 것을 특징으로 하는 데이터 처리명령 실행방법.
  316. 제315항에 있어서, 상기 소정의 값은 상기 오버플루오값이 참이고 상기 오버플로우 방향값도 참인 경우에는 16진수 $7F와 같은 것을 특징으로 하는 데이터 처리명령 실행방법.
  317. 제315항에 있어서, 상기 소정의 값은 상기 오버플로우값이 참이고 상기 오버플로우 방향값은 거짓인 경우에는 16진수 $80와 같은 것을 특징으로 하는 데이터 처리명령 실행방법.
  318. 제312항에 있어서, 상기 결과는 부호없는 데이터값인 것을 특징으로 하는 데이터 처리명령 실행방법.
  319. 제318항에 있어서, 상기 소정의 값은 상기 오버플루오값이 참이고 상기 오버플로우 방향값도 참인 경우에는 16진수 $FF와 같은 것을 특징으로 하는 데이터 처리명령 실행방법.
  320. 제318항에 있어서, 상기 소정의 값은 상기 오버플로우값이 참이고 상기 오버플로오 방향값은 거짓인 경우에는 16진수 $00와 같은 것을 특징으로 하는 데이터 처리명령 실행방법.
  321. 제310항에 있어서, 상기 데이터 처리명령의 오퍼랜드는 벡터 데이터값의 일부이거나 스칼라 데이터값인 것을 특징으로 하는 데이터 처리명령 실행방법.
  322. 제321항에 있어서, 상기 오퍼랜드가 스칼라 데이터 값인 경우에는 데이터 처리명령의 니모닉(mnemonic)이 "sat" 형태이며, 상기 오퍼랜드가 벡터 데이터 값인 경우에는 데이터 처리명령의 니모닉이 "vsat" 형태인 것을 특징으로 하는 데이터 처리명령 실행방법.
  323. 데이터 처리명령을 수신하는 인터페이스 수단 ; 복수의 제어신호를 제공하기 위해 데이터 처리명령을 해독하는 순서기로서, 데이터 처리명령을 수신하기 위해 인터페이스 수단과 연결된 순서기 ; 복수의 제어신호에 따라 데이터 처리연산을 실행하는 명령실행 수단으로서, 데이터 처리연산의 결과를 제공하며 복수의 제어신호를 수신하기 위해 순서기와 연결된 명령실행수단 ; 상기 결과가 데이터값의 범위내에 있지 않으면 참값을 가지고 결과가 데이터값의 범위 내에 있으면 거짓인 오버플로우값을 저장하는 제1저장회로 ; 오버플로우값을 수신하기 위해 제1저장회로와 연결되고 상기 결과를 수신하기 위해 명령실행수단과 연결되는 제1수정회로로서, 오브플로우값이 참인 경우에는 결과가 소정의 값과 같도록 수정하는 제1수정회로를 구비하는 데이터 프로세서.
  324. 제323항에 있어서, 상기 결과가 최대값보다 큰 경우에는 참값을 가지고 결과가 최소값보다 작은 경우에는 거짓인 오버플로우 방향값을 저장하는 제2저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  325. 제324항에 있어서, 상기 소정의 값은 오버플로우값이 참이고 오버플로우 방향값이 참인 경우에는 가장 큰 양수인 것을 특징으로 하는 데이터 프로세서.
  326. 제324항에 있어서, 상기 소정의 값은 오버플로우값이 참이고 오버플로우 방향값이 거짓인 경우에는 가장 큰 음수이거나 영인 것을 특징으로 하는 데이터 프로세서.
  327. 제323항에 있어서, 상기 결과가 2의 보수 부호있는 데이터값인 경우에는 참이고, 상기 결과가 부호없는 데이터값인 경우에는 거짓인 부호제어값을 저장하는 제3저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  328. 제327항에 있어서, 상기 소정의 값은 부호제어값이 참이고 오버플로우값도 참이며 오버플로우 방향값 또한 참인 경우에는 가장 큰 양수인 것을 특징으로 하는 데이터 프로세서.
  329. 제327항에 있어서, 상기 소정의 값은 부호제어값이 거짓이고 오버플로우값은 참이며 오버플로우 방향값은 거짓인 경우에는 가장 큰 음수이거나 영인 것을 특징으로 하는 데이터 프로세서.
  330. 제327항에 있어서, 상기 소정의 값은 부호제어값이 거짓이고 오버플로우값은 참이며 오버플로우 방향값이 참인 경우에는 부호없는 가장 큰 양수인 것을 특징으로 하는 데이터 프로세서.
  331. 제327항에 있어서, 상기 소정의 값은 부호제어값이 거짓이고 오버플로우값은 참이며 오버플로우 방향값은 거짓인 경우에는 영인 것을 특징으로 하는 데이터 프로세서.
  332. 제324항에 있어서, 상기 데이터 처리명령의 오퍼랜드는 벡터값의 일부이거나 스칼라값인 것을 특징으로 하는 데이터 프로세서.
  333. 데이터 프로세서내에서 데이터 처리명령을 실행하는 방법으로서, 데이터 처리명령을 수신하는 단계 ; 데이터 처리명령에 따라 아래쪽 시프트값을 액세스하는 단계 ; 아래쪽 시프트값에 따라 결정되는 복수의 처리요소 제1부분으로부터 제1데이터값을 선택적으로 액세스하는 단계 ; 제1데이터값을, 아래쪽 시프트값에 따라 결정되디는 복수의 처리요소의 제2부분 각각으로 전송하는 단계 ; 복수의 처리요소의 제2부분 각각에 있는 제1데이터값을 사용하여 데이터 처리연산을 수행하는 단계 ; 데이터 처리연산의 결과를 복수의 처리요소의 제2부분 각각에 저장하는 단계로 이루어진 데이터 처리명령 실행방법.
  334. 제333항에 있어서, 복수의 제2데이터값 각각은 복수의 처리요소 중 해당하는 처리요소에 저장되어 있을 때, 상기 데이터 처리연산은 복수의 제2데이터값 중 하나와 제1데이터값을 사용하는 수학적인 계산인 것을 특징으로 하는 데이터 처리명령 실행방법.
  335. 제333항에 있어서, 복수의 인에이블값 각각은 복수의 처리요소 각각과 대응할 때, 제1메모리 저장위치로부터 복수의 인에이블값을 액세스하는 단계와, 복수의 인에이블값 중에서 해당하는 인에이블값에 따라 데이터 처리연산의 결과를 저장하기 위해 복수의 처리요소의 제2부분 각각을 선택적으로 인에이블시키는 단계를 포함하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  336. 제333항에 있어서, 상기 데이터 처리연산은 덧셈연산으로서, 제1데이터값은 복수의 제2데이터값 중 하나와 더해지고, 복수의 제2데이터값 각각은 복수의 처리요소 중에서 해당하는 처리요소에 저장되어 있는 것을 특징으로 하는 데이터 처리명령 실행방법.
  337. 제336항에 있어서, 상태정보값을 제공하는 제1확장비트를 제2메모리 저장회로로부터 액세스하는 단계 ; 상기 덧셈연산의 실행 동안에 제1확장비트를 사용하는 단계 ; 상기 덧셈연산의 결과와 대응하는 수정된 상태정보값을 저장하기 위해 제1확장비트를 선택적으로 수정하는 단계를 포함하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  338. 제337항에 있어서, 상기 상태정보값은 덧셈연산의 실행 도중에 캐리값이 언제 생성되는지를 나타내는 값인 것을 특징으로 하는 데이터 처리명령 실행방법.
  339. 제337항에 있어서, 상기 데이터 처리명령은 예비명령이거나 종료명령으로서, 상기 예비명령은 덧셈연산의 결과에 따라 제1확장비트를 수정하는 명령이고, 상기 종료명령은 제1확장비트를 내정상태가 되도록 수정하는 명령인 것을 특징으로 하는 데이터 처리명령 실행방법.
  340. 제339항에 잇어서, 상기 종료명령은 포화명령이고 상기 예비명령은 비포화명령으로서, 상기 덧셈연산의 결과에 대응하는 오버플로우값이 참이고 상기 데이터 처리명령이 종료명령인 경우에는 덧셈연산의 결과가 상한 경계값이나 하한 경계값으로 대체되며, 상기 덧셈연산의 결과에 대응하는 오버플로우값이 참이고 상기 데이터 처리명령이 예비명령인 경우에는 덧셈연산의 결과가 대체되지 않는 것을 특징으로 하는 데이터 처리명령 실행방법.
  341. 제340항에 있어서, 상기 데이터 처리명령이 종료명령인 경우에는 제1확장비트를 거짓으로 하는 단계와, 상기 데이터 처리명령이 예비명령인 경우에는 데이터 처리명령의 실행에 따라 제1확장비트를 선택적으로 수정하는 단계를 포함하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  342. 제339항에 있어서, 상기 데이터 처리명령은 데이터 처리명령이 종료명령인 경우에는 "dadd"형태의 니모닉(mnemonic)을 가지고, 데이터 처리명령이 예비명령인 경우에는 "daddp"형태의 니모닉을 가지는 명령인 것을 특징으로 하는 데이터 처리명령 실행방법.
  343. 제333항에 있어서, 상기 데이터 처리연산은, 복수의 제2데이터값 각각은 복수의 처리요소의 제2부분 중 해당 부분에 저장되어 있을 때, 복수의 제2데이터값 중 하나와 제1데이터값을 비교하기 위해 복수의 처리요소의 제2부분 각각을 인에이블시키는 단계와, 제1데이터값이 복수의 처리요소의 제2부분 중 해당하는 부분에 저장되도록 제1데이터값을 선택적으로 전송하는 단계로 이루어진 데이터 처리연산인 것을 특징으로 하는 데이터 처리명령 실행방법.
  344. 제343항에 있어서, 상기 데이터 처리연산의 결과는 가장 큰 값이거나 가장 작은 값인 것을 특징으로 하는 데이터 처리명령 실행방법.
  345. 제343항에 있어서, 상기 데이터 처리명령을 수신하기 전에 실행했던 데이터 처리연산의 결과를 나타내는 제1확장비트와 제2확장비트를 저장위치로부터 액세스하는 단계 ; 비교하기 위해 복수의 처리요소의 제2부분 각각을 인에이블시키는 상기 단계의 실행동안에 제1확장비트와 제2확장비트를 사용하는 단계 ; 상기 데이터 처리연산에 따라 제1확장비트와 제2확장비트를 선택적으로 수행하는 단계를 포함하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  346. 제345항에 있어서, 상기 제1확장비트와 제2확장비트는 복수의 스태터스 상태(status state)를 나타내는 확장비트로서, 상기 제1확장비트와 제2확장비트가 제1스태터스 상태인 경우에는 내정상태에 있고, 상기 제1확장비트와 제2확장비트는, 제1확장비트와 제2확장비트가 제2스태터스 상태인 경우에는 상기 제2복수의 데이터값 중 하나가 제1데이터값보다 작음을 나타내며, 상기 제1확장비트와 제2확장비트는, 제1확장비트와 제2확장비트가 제3스태터스 상태인 경우에는 상기 제2복수의 데이터값 중 하나가 제1데이터값보다 큼을 나타내고, 상기 제1확장비트와 제2확장비트는, 제1확장비트와 제2확장비트가 제4스태터스 상태인 경우에는 상기 제2복수의 데이터값 중 하나가 제1데이터값과 같음을 나타내는 확장비트인 것을 특징으로 하는 데이터 처리명령 실행방법.
  347. 제333항에 있어서, 상기 데이터 처리연산은, 제1데이터값을 복수의 처리요소의 제2부분 각각에 선택적으로 저장하는 단계로 이루어진 데이터 처리연산인 것을 특징으로 하는 데이터 처리명령 실행방법.
  348. 제347항에 있어서, 상기 데이터 처리명령은 "dsrot"형태의 니모닉(mnemonic)을 갖는 명령인 것을 특징으로 하는 데이터 처리명령 실행방법.
  349. 제347항에 있어서, 상기 복수의 처리요소의 제3부분으로부터 제3데이터값을 액세스하는 단계와, 제3데이터값을 복수의 처리요소의 제1부분 각각에 선택적으로 전송하는 단계를 포함하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  350. 제349항에 있어서, 상기 복수의 처리요소의 제3부분 중에서 제3데이터값을 제공하는 것이 무엇인지를 나타내는 데에는 레지스터를 사용하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  351. 제333항에 있어서, 상기 아래쪽 시프트값은 데이터 처리명령의 오퍼랜드인 것을 특징으로 하는 데이터 처리명령 실행방법.
  352. 제333항에 있어서, 처리요소번호는 복수의 비트를 사용하는 이진수로 표기하고, 상기 복수의 비트 중 최하위 비트는 비트위치 0일 때, 복수의 처리요소 각각은 처리요소번호와 대응하는 것을 특징으로 하는 데이터 처리명령 실행방법.
  353. 제352항에 있어서, 상기 아래쪽 시프트값은 복수의 처리요소 각각의 이진수로 표기한 처리요소번호의 비트위치를 나타내는 것을 특징으로 하는 데이터 처리명령 실행방법.
  354. 제353항에 있어서, 상기 복수의 처리요소의 제1부분은 상기 복수의 처리요소 중에서 제1복수의 처리요소번호와 대응하는 처리요소를 포함하는 부분으로서, 상기 아래쪽 시프트값이 나타내는 비트위치는 참이고 제2소정의 값은 복수의 상위 비트위치(more significant bit position)에 저장되어 있는 것을 특징으로 하는 데이터 처리명령 실행방법.
  355. 제354항에 있어서, 상기 복수의 처리요소의 제2부분은 상기 복수의 처리요소 중에서 제2복수의 처리요소번호와 대응하는 처리요소를 포함하는 부분으로서, 상기 아래쪽 시프트값이 나타내는 비트위치는 참이고 제2소정의 값은 복수의 상위 비트위치에 저장되어 있는 것을 특징으로 하는 데이터 처리명령 실행방법.
  356. 제353항에 있어서, 상기 복수의 처리요소의 제1부분은 상기 복수의 처리요소 중에서 제1복수의 처리요소번호와 대응하는 처리요소를 포함하는 부분으로서, 상기 아래쪽 시프트값이 나타내는 비트위치는 참이고 제1소정의 값은 복수의 상위 비트우치에 저장되어 있는 것을 특징으로 하는 데이터 처리명령 실행방법.
  357. 제356항에 있어서, 상기 복수의 처리요소의 제2부분은 상기 복수의 처리요소 중에서 제2복수의 처리요소번호와 대응하는 처리요소를 포함하는 부분으로서, 상기 아래쪽 시프트값이 나타내는 비트위치는 거짓이고 제2소정의 값은 복수의 사위 비트위치에 저장되어 있는 것을 특징으로 하는 데이터 처리명령 실행방법.
  358. 데이터 처리명령을 수신하는 인터페이스 회로 ; 데이터 처리명령에 따라 아래쪽 시프트값을 액세스하는 수단으로서, 데이터 처리명령을 수신하기 위해 인터페이스 회로와 연골된 액세스 수단 ; 복수의 데이터값을 저장하는 복수의 처리요소 ; 아래쪽 시프트값에 의해 결정되는 복수의 처리요소의 제1부분으로부터 제1데이터값을 선택적으로 액세스하는 액세스 수단으로서, 상기 복수의 처리요소와 연결된 선택적 액세스 수단 ; 복수의 처리요소의 제2부분은 아래쪽 시프트값에 의해 결정될 때, 복수의 처리요소의 제2부분 각각에 제1데이터값을 전송하는 전송수단으로서, 상기 선택적 액세스 수단과 연결된 전송수단 ; 제1데이터값을 사용하여 데이터 처리연산을 실행하기 위해서 복수의 처리요소의 제2부분 각각을 인에이블하는 인에이블 수단으로서, 상기 복수의 처리요소와 연결된 인에이블 수단 ; 상기 데이터 처리연산의 결과를 복수의 처리요소의 제2부분 각각에 저장하는 제1저장회로를 구비하는 데이터 프로세서.
  359. 제358항에 있어서, 상기 데이터 처리연산은, 복수의 제2데이터값 각각이 복수의 처리요소의 제2부분 중 해당하는 부분에 저장되어 있을 때, 복수의 제2데이터값 하나와 제1데이터값을 사용하는 수학적 계산인 것을 특징으로 하는 데이터 프로세서.
  360. 제358항에 있어서, 복수의 인에이블값 각각은 복수의 처리요소 중 하나와 대응하며, 복수의 인에이블값 각각은 데이터 처리연산의 결과를 저장하기 위해 복수의 인에이블 값 중에서 해당하는 값에 따라 복수의 처리요소의 제2부분 각각을 선택적으로 인에이블하는 값일 때, 복수의 인에이블값을 저장하는 제2저장회로를 구비하는 것을 특징으로 하는 데이터 프로세서.
  361. 제358항에 있어서, 상기 데이터 처리연산은, 복수의 제2데이터값 각각이 복수의 처리요소의 제2부분 중 해당하는 부분에 저장되어 있을 때, 제1데이터값을 복수의 제2데이터값 중 하나와 더하는 덧셈연산인 것을 특징으로 하는 데이터 프로세서.
  362. 제361항에 있어서, 상태 정보값을 제공하는 제1확장비트를 저장하는 제3메모리 저장회로와, 덧셈 연산의 결과에 대응하는 수정된 상태정보값을 저장하기 위해 제1확장비트를 선택적으로 수정하는 수정수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  363. 제362항에 있어서, 상기 수정된 상태 정보값은 덧셈연산의 실행 동안에 캐리값이 언제 발생하는지를 나타내는 값인 것을 특징으로 하는 데이터 프로세서.
  364. 제362항에 있어서, 상기 데이터 처리명령은 예비명령이거나 종료명령으로서, 상기 예비명령은 덧셈연산의 결과에 따라 제1확장비트를 수정하는 명령이며, 상기 종료명령은 제1확장비트를 수정하여 내정상태가 되도록 하는 명령인 것을 특징으로 하는 데이터 프로세서.
  365. 제358항에 있어서, 상기 데이터 처리연산의 결과는 가장 큰 값과 가장 작은 값 중 하나인 것을 특징으로 하는 데이터 프로세서.
  366. 제358항에 있어서, 제1확장비트와 제2확장비트는 데이터 처리명령을 받기 전에 실행했던 데이터 처리연산의 이전 결과를 나타내며, 제1확장비트와 제2확장비트는 데이터 처리연산의 실행 동안에 사용되는 비트일 때, 제1확장비트와 제2확장비트를 저장하기 위한 저장위치를 구비하는 것을 특징으로 하는 데이터 프로세서.
  367. 제366항에 있어서, 상기 제1확장비트와 제2확장비트를 데이터 처리연산에 따라 선택적으로 수정하는 수정수단을 구비하는 것을 특징으로 하는 데이터 프로세서.
  368. 제358항에 있어서, 상기 제1데이터값은 데이터 처리연산의 실행 동안에 복수의 처리요소의 제2부분 각각으로 복사되는 것을 특징으로 하는 데이터 프로세서.
  369. 제368항에 있어서, 상기 데이터 처리명령은 "dsrot"형태의 니모닉(mnemonic)을 갖는 명령인 것을 특징으로 하는 데이터 프로세서.
  370. 제368항에 있어서, 상기 선택적 액세스 수단은 복수의 처리요소의 제3부분으로부터 제3데이터값을 액세스하며, 상기 전송수단은 제3데이터값을 복수의 처리요소의 제1부분 각각으로 전송하는 것을 특징으로 하는 데이터 프로세서.
  371. 제370항에 있어서, 상기 복수의 처리요소의 제3부분 중에서 제3데이터값을 제공하는 부분을 나타내는 레지스터를 구비하는 것을 특징으로 하는 데이터 프로세서.
  372. 제358항에 있어서, 상기 아래쪽 시프트값은 데이터 처리명령의 오퍼랜드인 것을 특징으로 하는 데이터 프로세서.
  373. 데이터 프로세서내에서 명령을 실행하는 방법으로서, 제1명령을 수신하는 단계 ; 제1복수의 제어신호를 제공하기 위해 제1명령을 해독하는 단계 ; 인에이블값은 복수의 처리요소 중 하나를 선택적으로 인에이블하여 명령의 실행에 참여하도록 하는 값일 때, 복수의 제어신호의 제1부분에 따라 복수의 처리요소 중에서 인에이블된 처리요소로부터 인에이블값을 액세스하는 단계 ; 복수의 제어신호의 제2부분에 따라 복수의 처리요소 중에서 인에이블된 처리요소로부터 이력값(history value)을 액세스하는 단계 ; 이력값의 논리상태에 따라 인에이블값을 선택적으로 수정하는 단계로 이루어진 데이터 프로세서 내에서의 명령실행방법.
  374. 제373항에 있어서, 복수의 인에이블값 각각은 복수의 처리요소 중에서 해당하는 처리요소를 선택적으로 인에이블하여 명령의 실행에 참여하도록 하는 값일 때, 복수의 제어신호의 제1부분에 따라 복수의 처리요소 중에서 인에이블된 처리요소로부터 복수의 제어값을 액세스하는 단계 ; 복수의 이력값 각각은 복수의 처리요소의 인에이블된 부분 각각에 대응할 때, 복수의 제어신호의 제2부분에 따라 복수의 처리요소 중에서 인에이블된 처리요소로부터 복수의 이력값을 액세스하는 단계 ; 복수의 이력값 중에서 해당하는 이력값의 논리상태에 따라 복수의 인에이블값 각각을 선택적으로 수정하는 단ㄷ계를 포함하는 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  375. 제373항에 있어서, 상기 제1명령은 "velse"형태의 니모닉을 갖는 명령인 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  376. 제373항에 있어서, 상기 선택적으로 수정하는 단계는, 상기 복수의 이력값 중에서 해당하는 이력값이 제1논리상태에 있는 경우에는 복수의 인에이블값 중에서 제1인에이블값을 보수화하는(to complement) 단계 ; 상기 복수의 이력값 중에서 해당하는 이력값이 제2논리상태에 있는 경우에는 복수의 인에이블값 중에서 제1인에이블값을 거짓으로 하는(to negate) 단계를 포함하는 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  377. 제373항에 있어서, 상기 복수의 인에이블값 중에서 해당하는 인에이블값의 논리상태가 참인 경우에는 상기 복수의 이력값 중에서 제1이력값을 참으로 하는(to assert) 단계를 포함하는 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  378. 제377항에 있어서, 상기 복수의 인에이블값 중에서 해당하는 인에이블값은 이전에 실행했던 명령의 조건이 만족되었음을 나타내는 참인 논리상태에 있는 값인 것을 특징으로 하는 데이터 프로세서내에서의 실행방법.
  379. 제377항에 있어서, 상기 복수의 인에이블값 중에서 해당하는 인에이블값은 이전에 실행했던 명령의 조건이 만족되지 않았었음을 나타내는 거짓인 논리상태에 있는 값인 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  380. 제373항에 있어서, 상기 제1명령은 제2명령을 실행한 다음에 실행되며, 제2명령을 실행하는 방법은, 제2명령을 수신하는 단계 ; 제2복수의 제어신호를 제공하기 위해 제2명령을 해독하는 단계 ; 제2복수의 제어신호의 제1부분에 따라 처리요소로부터 인에이블값을 액세스하는 단계 ; 상기 인에이블값이 참인 상태에 있는 경우에는 처리요소가 제2명령의 실행에 참여하도록 처리요소를 선택적으로 인에이블하는 단계 ; 처리요소가 참여하도록 인에이블된 경우에는, 상기 처리요소가 비교연산의 실행 동안에 사용될 때, 상기 복수의 제어신호의 제2부분에 따라 비교연산을 실행하는 단계 ; 상기 인에이블값은 비교연산의 조건이 만족되지 않았던 경우에는 거짓으로 될 때, 처리요소가 참여하도록 인에이블된 경우에 이 처리요소에 대응하는 인에이블값을 선택적으로 거짓으로 하는 단계로 이루어진 제2명령 실행방법인 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법
  381. 제380항에 있어서, 상기 제2복수의 제어신호의 제1부분에 따라 복수의 처리요소 각각으로부터 복수의 인에이블값을 액세스하는 단계 ; 복수의 처리요소의 부분 각각은 참 상태인 인에이블값을 가질 때, 복수의 처리요소의 부분이 제2명령의 실행에 참여하도록 상기 복수의 처리요소의 부분을 선택적으로 인에이블하는 단계 ; 상기 복수의 처리요소의 부분 각각은 비교연산의 실행 도안에 사용되는 부분일 때, 복수의 제어신호의 제2부분에 따라 비교연산을 실행하는 단계 ; 상기 비교연산의 조건이 만족되었을 경우에는 복수의 처리요소의 부분에 대응하는 복수의 인에이블값의 부분 각각을 선택적으로 거짓으로 하는 단계를 포함하는 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  382. 제373항에 있어서, 제3명령을 수신하는 단계 ; 제3복수의 제어신호를 제공하기 위해 제3명령을 해독하는 단계 ; 복수의 인에이블값 각각을 참값으로 하는 단계 ; 복수의 인에이블값 각각을 거짓으로 하는 단계를 포함하는 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  383. 제382항에 있어서, 상기 제3명령은 "vendif"형태의 니모닉을 가지는 명령인 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  384. 제382항에 있어서, 상기 제2명령은 "vif"형의 니모닉을 가지는 명령세트 중 하나인 것을 특징으로 하는 데이터 프로세서 내에서의 명령실행방법.
  385. 제1명령을 저장하는 저장수단 ; 제1복수의 제어값을 제공하기 위해 제1명령을 해독하는 명령해독 수단으로서, 제1명령을 수신하기 위해 저장수단과 연결된 명령해독수단 ; 디지털 데이터값을 저장하기 위한 처리요소 ; 인에이블값은 처리요소와 대응하며, 인에이블값은 처리요소가 명령의 실행에 참여하도록 선택적으로 인에이블시키는 값일 때, 인에이블값을 저장하는 제1저장회로 ; 처리요소와 대응하며 인에이블값을 선택적으로 수정하기 위해 사용되는 이력값을 저장하는 제2저장회로 ; 이력값의 논리상태에 따라 인에이블값을 선택적으로 수정하는 수정회로로서, 제1저장회로와 제2저장회로에 연결된 수정회로를 구비하는 데이터 프로세서.
  386. 제385항에 있어서, 복수의 디지털 데이터값을 저장하는 복수의 처리요소를 구비하는 것을 특징으로 하는 데이터 프로세서.
  387. 제386항에 있어서, 복수의 인에이블값 각각은 복수의 처리요소 중 하나와 대응하며, 상기 복수의 인에이블값 각각은 복수의 처리요소 중 해당하는 처리요소가 명령의 실행에 참여하도록 해당 처리요소를 인에이블시키는 값일 때, 상기 제1저장회로는 복수의 인에이블값을 저장하는 저장회로인 것을 특징으로 하는 데이터 프로세서.
  388. 제387항에 있어서, 복수의 이력값 각각은 복수의 처리요소 중 하나의 대응하고, 복수의 인에이블값 중 해당하는 인에이블값을 선택적으로 수정하는데 사용되는 값일 때, 제2저장회로는 복수의 이력값을 저장하는 저장회로인 것을 특징으로 하는 데이터 프로세서.
  389. 제388항에 있어서, 상기 수정회로는 복수의 이력값 중에서 해당하는 이력값의 논리상태에 따라 복수의 인에이블값 각각을 선택적으로 수정하는 수정회로인 것을 특징으로 하는 데이터 프로세서.
  390. 제389항에 있어서, 상기 제1명령은 IF, ELSE 프로그래밍 구문의 ELSE 부분을 실행하는데 사용되는 명령인 것을 특징으로 하는 데이터 프로세서.
  391. 제389항에 있어서, 상기 수정회로는 복수의 이력값 중에서 해당하는 이력값이 제1논리상태에 있는 경우에는 복수의 인에이블값 중에서 제1인에이블값을 보수화하고, 복수의 이력값 중 해당하는 이력값이 제2논리상태에 있는 경우에는 복수의 인에이블값 중에서 제1인에이블값의 부정을 취하는 수정회로인 것을 특징으로 하는 데이터 프로세서.
  392. 제389항에 있어서, 상기 복수의 이력값 중 제1이력값은 복수의 인에이블값 중 해당하는 인에이블값이 참인 논리상태에 있는 경우에는 참인 것을 특징으로 하는 데이터 프로세서.
  393. 제389항에 있어서, 제2명령은 상기 제1명령이 실행되기 전에 실행되는 명령으로서, 소정의 조건을 테스트하기 위해 복수의 디지털 데이터값 중에서 제1디지털 데이터값과 제2디지털 데이터값을 비교하는 명령인 것을 특징으로 하는 데이터 프로세서.
  394. 제389항에 있어서, 제2명령은 소정의 조건이 거짓인 경우에는 제1저장회로에 저장된 복수의 인에이블값 각각을 거짓으로 하는 명령인 것을 특징으로 하는 데이터 프로세서.
  395. 제385항에 있어서, 제3명령은 상기 제1명령이 실행된 다음에 실행되는 명령으로서, 복수의 인에이블값 각각을 참으로 하고 복수의 이력값 각각은 거짓으로 하는 명령인 것을 특징으로 하는 데이터 프로세서.
  396. 데이터 프로세서에서의 명령을 실행하는 방법으로서, 오퍼랜드를 가지는 명령을 수신하는 단계 ; 복수의 제어신호를 제공하기 위해 명령을 해독하는 단계 ; 명령의 오퍼랜드가 지정하는 저장위치에 저장된 데이터값을 복수의 제어신호에 따라 액세스하는 단계 ; 조정된 데이터값을 생성하기 위해 저장위치에 저장된 데이터값을 조정값만큼 조정하는 단계 ; 저장위치와 대응하는 인에이블값으로서 명령의 실행에 참여하도록 저장위치를 선택적으로 인에이블하는 인에이블값을 참값으로 하는 단계 ; 저장위치와 대응하는 이력값으로서 저장위치가 조건부 명령의 실행에서 이미 사용되었는지 사용되지 않았는지를 나타내는 이력값을 거짓으로 하는 단계 ; 조정된 데이터값과 소정의 값을 비교하기 위해 비교 테스트를 수행하는 단계 ; 비교 테스트의 결과가 거짓인 경우에는 그 다음 명령을 실행하는 단계 ; 비교 테스트의 결과가 참인 경우에는 그 다음 명령의 실행을 건너 뛰는 단계로 이루어진 데이터 프로세스 내에서의 명령실행방법.
  397. 제396항에 있어서, 상기 명령은 "dskipe"형의 니모닉을 갖는 명령인 것을 특징으로 하는 명령실행방법.
  398. 제396항에 있어서, 상기 조정값은 'I'의 값을 가지며, 상기 비교 테스트는 같은지를 조사하는 테스트인 것을 특징으로 하는 명령실행방법.
  399. 제396항에 있어서, 상기 소정의 값은 '-1'인 것을 특징으로 하는 명령실행방법.
  400. 제396항에 있어서, 상기 데이터값은 데이터 프로세서 내의 스칼라 레지스터에 저장되는 값인 것을 특징으로 하는 명령실행방법.
  401. 제396항에 있어서, 상기 비교 테스트는 조정된 데이터값이 상기 소정의 값과 작거나 같은지를 결정하는 데스트인 것을 특징으로 하는 명령실행방법.
  402. 제396항에 있어서, 상기 조정하는 단계는, 조정된 데이터값을 생성하기 위해 '1'을 데이터값에 더하는 단계를 포함하는 단계인 것을 특징으로 하는 명령실행방법.
  403. 데이터 프로세서에서 반복명령을 실행하는 방법으로서, 1) 제1오퍼랜드와 제2오퍼랜드를 가지며 프로그램의 제1번지에 있는 반복명령을 수신하는 단계 ; 2) 복수의 제어신호를 제공하기 위해 반복명령을 해독하는 단계 ; 3) 반복명령의 제2오퍼랜드가 나타내는 저장위치에 저장된 데이터값을 복수의 제어신호에 따라 액세스하는 단계 ; 4) 반복명령의 제2오퍼랜드에 의해 제공되는 횟수만큼 아래의 단계들을 실행하는 단계 ; 5) 복수의 명령 중 제1명령은 제2번지에 있고, 복수의 번지 중 마지막 명령은 제3번지에 있으며, 제2번지는 제1번지 다음에 있는 번지이고, 제3번지는 반복명령의 제1오퍼랜드에 의해 정해지는 번지일 때, 상기 복수의 명령을 순차적으로 실행하는 단계 ; 6) 상기 복수의 명령 중 마지막 명령의 실행 동안에 액세스되는 저장위치와 대응하는 인에이블값으로서, 저장위치가 복수의 명령 중 하나의 명령의 실행에 참여하도록 저장위치를 선택적으로 인에이블하는 인에이블값을 참값으로 하는 단계 ; 7) 상기 복수의 명령 중 마지막 명령의 실행 동안에 액세스되는 저장위치와 대응하는 이력값(history value)으로서, 저장위치가 어떤 명령의 실행에서 이미 사용되었는지 사용되지 않았는지를 나타내는 이력값을 거짓으로 하는 단계로 이루어진 데이터 프로세서 내에서의 반복명령 실행방법.
  404. 제403항에 있어서, 상기 반복명령은 "repeate"형의 니모닉을 가지는 명령인 것을 특징으로 하는 반복명령 실행방법.
  405. 제403항에 있어서, 데이터 프로세서는, 상기 복수의 명령 중 마지막 명령이 벡터명령인 경우에는 복수의 명령 중 마지막 명령이 지정한 연산은 실행하지 않는 것을 특징으로 하는 반복명령 실행방법.
  406. 제403항에 있어서, 상기 제2오퍼랜드는 데이터 프로세서의 스칼라 레지스터에 저장되는 것을 특징으로 하는 반복명령 실행방법.
  407. 제403항에 있어서, 상기 제1오퍼랜드는 프로그램 카운터 값에 더해지는 오프셋 값인 것을 특징으로 하는 반복명령 실행방법.
  408. 제403항에 있어서, 상기 제3번지 다음에 위치한 제4번지에 있는 그 다음 명령을 실행하는 단계를 포함하는 것을 특징으로 하는 반복명령 실행방법.
  409. 제403항에 있어서, 상기 오퍼랜드는 반복명령에서 필드(field)로 지정되는 것을 특징으로 하는 반복명령 실행방법.
  410. 제403항에 있어서, 상기 제2오퍼랜드가 '0'과 같은 경우에는, 단계 4) 내지 단계 7)은 실행되지 않는 것을 특징으로 하는 반복명령 실행방법.
  411. 제403항에 있어서, 상기 제2오퍼랜드가 '0'과 같은 경우에는, 단계 6)과 단계 7)은 동시에 실행되는 것을 특징으로 하는 반복명령 실행방법.
  412. 제403항에 있어서, 상기 반복명령의 실행 동안에 상태값을 참으로 하는 단계를 포함하는 것을 특징으로 하는 반복명령 실행방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940006182A 1993-03-31 1994-03-28 데이터 처리 시스템 및 방법 KR940022257A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US040,779 1993-03-31
US08/040,779 US5717947A (en) 1993-03-31 1993-03-31 Data processing system and method thereof

Publications (1)

Publication Number Publication Date
KR940022257A true KR940022257A (ko) 1994-10-20

Family

ID=21912891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940006182A KR940022257A (ko) 1993-03-31 1994-03-28 데이터 처리 시스템 및 방법

Country Status (6)

Country Link
US (18) US5717947A (ko)
EP (1) EP0619557A3 (ko)
JP (2) JPH0773149A (ko)
KR (1) KR940022257A (ko)
CN (1) CN1080906C (ko)
TW (1) TW280890B (ko)

Families Citing this family (192)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5717947A (en) * 1993-03-31 1998-02-10 Motorola, Inc. Data processing system and method thereof
AU2821395A (en) * 1994-06-29 1996-01-25 Intel Corporation Processor that indicates system bus ownership in an upgradable multiprocessor computer system
WO1996017291A1 (en) 1994-12-02 1996-06-06 Intel Corporation Microprocessor with packing operation of composite operands
CN103455304B (zh) * 1995-08-31 2016-04-27 英特尔公司 用于处理指令集的处理器
US5872947A (en) * 1995-10-24 1999-02-16 Advanced Micro Devices, Inc. Instruction classification circuit configured to classify instructions into a plurality of instruction types prior to decoding said instructions
US5822559A (en) * 1996-01-02 1998-10-13 Advanced Micro Devices, Inc. Apparatus and method for aligning variable byte-length instructions to a plurality of issue positions
US5727229A (en) * 1996-02-05 1998-03-10 Motorola, Inc. Method and apparatus for moving data in a parallel processor
JP2904099B2 (ja) * 1996-02-19 1999-06-14 日本電気株式会社 コンパイル装置およびコンパイル方法
US5867680A (en) * 1996-07-24 1999-02-02 Advanced Micro Devices, Inc. Microprocessor configured to simultaneously dispatch microcode and directly-decoded instructions
US6049863A (en) * 1996-07-24 2000-04-11 Advanced Micro Devices, Inc. Predecoding technique for indicating locations of opcode bytes in variable byte-length instructions within a superscalar microprocessor
EP1306752A1 (en) * 1996-11-29 2003-05-02 Matsushita Electric Industrial Co., Ltd. Processor which can favourably execute a rounding process
KR100366689B1 (ko) 1996-12-19 2003-01-06 하이닉스 세미컨덕터 아메리카 인코포레이티드 비디오 프레임 렌더링 엔진
US6112291A (en) * 1997-01-24 2000-08-29 Texas Instruments Incorporated Method and apparatus for performing a shift instruction with saturate by examination of an operand prior to shifting
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6430589B1 (en) 1997-06-20 2002-08-06 Hynix Semiconductor, Inc. Single precision array processor
US6044392A (en) * 1997-08-04 2000-03-28 Motorola, Inc. Method and apparatus for performing rounding in a data processor
US5864703A (en) * 1997-10-09 1999-01-26 Mips Technologies, Inc. Method for providing extended precision in SIMD vector arithmetic operations
US7197625B1 (en) * 1997-10-09 2007-03-27 Mips Technologies, Inc. Alignment and ordering of vector elements for single instruction multiple data processing
FR2772949B1 (fr) * 1997-12-19 2000-02-18 Sgs Thomson Microelectronics Partage de l'adressage indirect des registres d'un peripherique dedie a l'emulation
US6366999B1 (en) * 1998-01-28 2002-04-02 Bops, Inc. Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution
JPH11282683A (ja) * 1998-03-26 1999-10-15 Omron Corp エージェントシステム
JPH11338844A (ja) * 1998-05-22 1999-12-10 Nec Corp 発火数制御型神経回路装置
US6282634B1 (en) * 1998-05-27 2001-08-28 Arm Limited Apparatus and method for processing data having a mixed vector/scalar register file
JP5052713B2 (ja) * 1998-10-09 2012-10-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 条件付き命令を備えるベクトルデータプロセッサ
US6574665B1 (en) * 1999-02-26 2003-06-03 Lucent Technologies Inc. Hierarchical vector clock
US6308253B1 (en) * 1999-03-31 2001-10-23 Sony Corporation RISC CPU instructions particularly suited for decoding digital signal processing applications
US20080007562A1 (en) * 1999-04-09 2008-01-10 Dave Stuttard Parallel data processing apparatus
US20080162874A1 (en) * 1999-04-09 2008-07-03 Dave Stuttard Parallel data processing apparatus
US8174530B2 (en) * 1999-04-09 2012-05-08 Rambus Inc. Parallel date processing apparatus
AU3829500A (en) * 1999-04-09 2000-11-14 Clearspeed Technology Limited Parallel data processing apparatus
US7526630B2 (en) 1999-04-09 2009-04-28 Clearspeed Technology, Plc Parallel data processing apparatus
US8762691B2 (en) * 1999-04-09 2014-06-24 Rambus Inc. Memory access consolidation for SIMD processing elements using transaction identifiers
US7966475B2 (en) 1999-04-09 2011-06-21 Rambus Inc. Parallel data processing apparatus
US7802079B2 (en) * 1999-04-09 2010-09-21 Clearspeed Technology Limited Parallel data processing apparatus
US20070242074A1 (en) * 1999-04-09 2007-10-18 Dave Stuttard Parallel data processing apparatus
US8171263B2 (en) * 1999-04-09 2012-05-01 Rambus Inc. Data processing apparatus comprising an array controller for separating an instruction stream processing instructions and data transfer instructions
US20080184017A1 (en) * 1999-04-09 2008-07-31 Dave Stuttard Parallel data processing apparatus
US7627736B2 (en) * 1999-04-09 2009-12-01 Clearspeed Technology Plc Thread manager to control an array of processing elements
US7506136B2 (en) * 1999-04-09 2009-03-17 Clearspeed Technology Plc Parallel data processing apparatus
US8169440B2 (en) * 1999-04-09 2012-05-01 Rambus Inc. Parallel data processing apparatus
US20080008393A1 (en) * 1999-04-09 2008-01-10 Dave Stuttard Parallel data processing apparatus
US20070294510A1 (en) * 1999-04-09 2007-12-20 Dave Stuttard Parallel data processing apparatus
GB2348982A (en) * 1999-04-09 2000-10-18 Pixelfusion Ltd Parallel data processing system
US20080016318A1 (en) * 1999-04-09 2008-01-17 Dave Stuttard Parallel data processing apparatus
DE60012661T2 (de) * 1999-05-19 2005-08-04 Koninklijke Philips Electronics N.V. Datenprozessor mit fehlerbeseitigungsschaltung
US7401205B1 (en) * 1999-08-13 2008-07-15 Mips Technologies, Inc. High performance RISC instruction set digital signal processor having circular buffer and looping controls
US6438664B1 (en) 1999-10-27 2002-08-20 Advanced Micro Devices, Inc. Microcode patch device and method for patching microcode using match registers and patch routines
JP2001175933A (ja) * 1999-12-15 2001-06-29 Sanden Corp 自動販売機の制御プログラム書換システム及び自動販売機の制御装置
DE10001874A1 (de) * 2000-01-18 2001-07-19 Infineon Technologies Ag Multi-Master-Bus-System
US7191310B2 (en) * 2000-01-19 2007-03-13 Ricoh Company, Ltd. Parallel processor and image processing apparatus adapted for nonlinear processing through selection via processor element numbers
US6665790B1 (en) * 2000-02-29 2003-12-16 International Business Machines Corporation Vector register file with arbitrary vector addressing
US6968469B1 (en) 2000-06-16 2005-11-22 Transmeta Corporation System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored
WO2002007000A2 (en) 2000-07-13 2002-01-24 The Belo Company System and method for associating historical information with sensory data and distribution thereof
US6606614B1 (en) * 2000-08-24 2003-08-12 Silicon Recognition, Inc. Neural network integrated circuit with fewer pins
DE10102202A1 (de) * 2001-01-18 2002-08-08 Infineon Technologies Ag Mikroprozessorschaltung für tragbare Datenträger
US7181484B2 (en) * 2001-02-21 2007-02-20 Mips Technologies, Inc. Extended-precision accumulation of multiplier output
US7162621B2 (en) 2001-02-21 2007-01-09 Mips Technologies, Inc. Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration
US7711763B2 (en) * 2001-02-21 2010-05-04 Mips Technologies, Inc. Microprocessor instructions for performing polynomial arithmetic operations
US7599981B2 (en) 2001-02-21 2009-10-06 Mips Technologies, Inc. Binary polynomial multiplier
CA2344098A1 (fr) * 2001-04-12 2002-10-12 Serge Glories Systeme de processeur modulaire a elements configurables et intereliables permettant de realiser de multiples calculs paralleles sur du signal ou des donnees brutes
US7155496B2 (en) * 2001-05-15 2006-12-26 Occam Networks Configuration management utilizing generalized markup language
US7685508B2 (en) * 2001-05-15 2010-03-23 Occam Networks Device monitoring via generalized markup language
US6725233B2 (en) 2001-05-15 2004-04-20 Occam Networks Generic interface for system and application management
US6666383B2 (en) 2001-05-31 2003-12-23 Koninklijke Philips Electronics N.V. Selective access to multiple registers having a common name
US7088731B2 (en) * 2001-06-01 2006-08-08 Dune Networks Memory management for packet switching device
WO2003003197A2 (en) * 2001-06-28 2003-01-09 Oak Technology, Inc. System-on-a-chip controller
US7007058B1 (en) 2001-07-06 2006-02-28 Mercury Computer Systems, Inc. Methods and apparatus for binary division using look-up table
US7027446B2 (en) * 2001-07-18 2006-04-11 P-Cube Ltd. Method and apparatus for set intersection rule matching
GB2382887B (en) * 2001-10-31 2005-09-28 Alphamosaic Ltd Instruction execution in a processor
US7278137B1 (en) 2001-12-26 2007-10-02 Arc International Methods and apparatus for compiling instructions for a data processor
US7000226B2 (en) * 2002-01-02 2006-02-14 Intel Corporation Exception masking in binary translation
US7349992B2 (en) * 2002-01-24 2008-03-25 Emulex Design & Manufacturing Corporation System for communication with a storage area network
US6934787B2 (en) * 2002-02-22 2005-08-23 Broadcom Corporation Adaptable switch architecture that is independent of media types
US7159099B2 (en) * 2002-06-28 2007-01-02 Motorola, Inc. Streaming vector processor with reconfigurable interconnection switch
US7415601B2 (en) * 2002-06-28 2008-08-19 Motorola, Inc. Method and apparatus for elimination of prolog and epilog instructions in a vector processor using data validity tags and sink counters
US7140019B2 (en) * 2002-06-28 2006-11-21 Motorola, Inc. Scheduler of program instructions for streaming vector processor having interconnected functional units
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US7231552B2 (en) * 2002-10-24 2007-06-12 Intel Corporation Method and apparatus for independent control of devices under test connected in parallel
US20040098568A1 (en) * 2002-11-18 2004-05-20 Nguyen Hung T. Processor having a unified register file with multipurpose registers for storing address and data register values, and associated register mapping method
US6912646B1 (en) * 2003-01-06 2005-06-28 Xilinx, Inc. Storing and selecting multiple data streams in distributed memory devices
WO2004073551A2 (en) * 2003-02-18 2004-09-02 Massachusetts Eye And Ear Infirmary Transscleral drug delivery device and related methods
US20040215924A1 (en) * 2003-04-28 2004-10-28 Collard Jean-Francois C. Analyzing stored data
US7191432B2 (en) * 2003-06-05 2007-03-13 International Business Machines Corporation High frequency compound instruction mechanism and method for a compare operation in an arithmetic logic unit
CN100472505C (zh) * 2003-08-15 2009-03-25 Nxp股份有限公司 并行处理阵列
US20050043872A1 (en) * 2003-08-21 2005-02-24 Detlef Heyn Control system for a functional unit in a motor vehicle
US7290122B2 (en) * 2003-08-29 2007-10-30 Motorola, Inc. Dataflow graph compression for power reduction in a vector processor
US7610466B2 (en) * 2003-09-05 2009-10-27 Freescale Semiconductor, Inc. Data processing system using independent memory and register operand size specifiers and method thereof
US7315932B2 (en) * 2003-09-08 2008-01-01 Moyer William C Data processing system having instruction specifiers for SIMD register operands and method thereof
US7107436B2 (en) * 2003-09-08 2006-09-12 Freescale Semiconductor, Inc. Conditional next portion transferring of data stream to or from register based on subsequent instruction aspect
US7275148B2 (en) * 2003-09-08 2007-09-25 Freescale Semiconductor, Inc. Data processing system using multiple addressing modes for SIMD operations and method thereof
US7818729B1 (en) * 2003-09-15 2010-10-19 Thomas Plum Automated safe secure techniques for eliminating undefined behavior in computer software
WO2005037326A2 (en) * 2003-10-13 2005-04-28 Clearspeed Technology Plc Unified simd processor
US7526691B1 (en) * 2003-10-15 2009-04-28 Marvell International Ltd. System and method for using TAP controllers
EP1544631B1 (en) 2003-12-17 2007-06-20 STMicroelectronics Limited Reset mode for scan test modes
JP4502650B2 (ja) * 2004-02-03 2010-07-14 日本電気株式会社 アレイ型プロセッサ
JP4728581B2 (ja) * 2004-02-03 2011-07-20 日本電気株式会社 アレイ型プロセッサ
JP4547198B2 (ja) * 2004-06-30 2010-09-22 富士通株式会社 演算装置、演算装置の制御方法、プログラム及びコンピュータ読取り可能記録媒体
US20060095714A1 (en) * 2004-11-03 2006-05-04 Stexar Corporation Clip instruction for processor
US7650542B2 (en) * 2004-12-16 2010-01-19 Broadcom Corporation Method and system of using a single EJTAG interface for multiple tap controllers
US7370136B2 (en) * 2005-01-26 2008-05-06 Stmicroelectronics, Inc. Efficient and flexible sequencing of data processing units extending VLIW architecture
US7873947B1 (en) * 2005-03-17 2011-01-18 Arun Lakhotia Phylogeny generation
US20060218377A1 (en) * 2005-03-24 2006-09-28 Stexar Corporation Instruction with dual-use source providing both an operand value and a control value
CN100552622C (zh) * 2005-03-31 2009-10-21 松下电器产业株式会社 运算处理装置
US7757048B2 (en) * 2005-04-29 2010-07-13 Mtekvision Co., Ltd. Data processor apparatus and memory interface
US7805709B2 (en) * 2005-05-27 2010-09-28 Delphi Technologies, Inc. System and method for bypassing execution of an algorithm
US7543136B1 (en) * 2005-07-13 2009-06-02 Nvidia Corporation System and method for managing divergent threads using synchronization tokens and program instructions that include set-synchronization bits
KR20080080138A (ko) * 2005-11-21 2008-09-02 퍼듀 퍼머 엘피 4-옥사디아졸릴-피페리딘 화합물 및 이의 용도
US7404065B2 (en) * 2005-12-21 2008-07-22 Intel Corporation Flow optimization and prediction for VSSE memory operations
US7602399B2 (en) * 2006-03-15 2009-10-13 Ati Technologies Ulc Method and apparatus for generating a pixel using a conditional IF—NEIGHBOR command
US7676647B2 (en) * 2006-08-18 2010-03-09 Qualcomm Incorporated System and method of processing data using scalar/vector instructions
CN101606406B (zh) * 2007-02-09 2013-04-17 诺基亚公司 用于专用/家用网络的禁用跟踪区域优化
US8917165B2 (en) * 2007-03-08 2014-12-23 The Mitre Corporation RFID tag detection and re-personalization
JP4913685B2 (ja) * 2007-07-04 2012-04-11 株式会社リコー Ｓｉｍｄ型マイクロプロセッサおよびｓｉｍｄ型マイクロプロセッサの制御方法
US8131909B1 (en) 2007-09-19 2012-03-06 Agate Logic, Inc. System and method of signal processing engines with programmable logic fabric
US7970979B1 (en) * 2007-09-19 2011-06-28 Agate Logic, Inc. System and method of configurable bus-based dedicated connection circuits
FR2922663B1 (fr) * 2007-10-23 2010-03-05 Commissariat Energie Atomique Structure et procede de sauvegarde et de restitution de donnees
US7945768B2 (en) * 2008-06-05 2011-05-17 Motorola Mobility, Inc. Method and apparatus for nested instruction looping using implicit predicates
US8527742B2 (en) * 2008-08-15 2013-09-03 Apple Inc. Processing vectors using wrapping add and subtract instructions in the macroscalar architecture
US8549265B2 (en) 2008-08-15 2013-10-01 Apple Inc. Processing vectors using wrapping shift instructions in the macroscalar architecture
US8539205B2 (en) 2008-08-15 2013-09-17 Apple Inc. Processing vectors using wrapping multiply and divide instructions in the macroscalar architecture
US9342304B2 (en) 2008-08-15 2016-05-17 Apple Inc. Processing vectors using wrapping increment and decrement instructions in the macroscalar architecture
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8417921B2 (en) * 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US9335997B2 (en) 2008-08-15 2016-05-10 Apple Inc. Processing vectors using a wrapping rotate previous instruction in the macroscalar architecture
US9335980B2 (en) 2008-08-15 2016-05-10 Apple Inc. Processing vectors using wrapping propagate instructions in the macroscalar architecture
US8447956B2 (en) * 2008-08-15 2013-05-21 Apple Inc. Running subtract and running divide instructions for processing vectors
US8560815B2 (en) 2008-08-15 2013-10-15 Apple Inc. Processing vectors using wrapping boolean instructions in the macroscalar architecture
US8583904B2 (en) 2008-08-15 2013-11-12 Apple Inc. Processing vectors using wrapping negation instructions in the macroscalar architecture
TWI417798B (zh) * 2008-11-21 2013-12-01 Nat Taipei University Oftechnology High - speed reverse transfer neural network system with elastic structure and learning function
JP5321806B2 (ja) * 2009-01-13 2013-10-23 株式会社リコー 画像形成装置の操作装置及び画像形成装置
US8832403B2 (en) 2009-11-13 2014-09-09 International Business Machines Corporation Generation-based memory synchronization in a multiprocessor system with weakly consistent memory accesses
GB2480285A (en) * 2010-05-11 2011-11-16 Advanced Risc Mach Ltd Conditional compare instruction which sets a condition code when it is not executed
US8693788B2 (en) * 2010-08-06 2014-04-08 Mela Sciences, Inc. Assessing features for classification
US9141386B2 (en) * 2010-09-24 2015-09-22 Intel Corporation Vector logical reduction operation implemented using swizzling on a semiconductor chip
GB2484729A (en) * 2010-10-22 2012-04-25 Advanced Risc Mach Ltd Exception control in a multiprocessor system
RU2010145507A (ru) * 2010-11-10 2012-05-20 ЭлЭсАй Корпорейшн (US) Устройство и способ управления микрокомандами без задержки
CN103002276B (zh) * 2011-03-31 2017-10-03 Vixs***公司 多格式视频解码器及解码方法
US9946665B2 (en) * 2011-05-13 2018-04-17 Melange Systems Private Limited Fetch less instruction processing (FLIP) computer architecture for central processing units (CPU)
WO2013095659A1 (en) 2011-12-23 2013-06-27 Intel Corporation Multi-element instruction with different read and write masks
CN104081341B (zh) 2011-12-23 2017-10-27 英特尔公司 用于多维数组中的元素偏移量计算的指令
CN104025025B (zh) 2011-12-28 2018-08-28 英特尔公司 用于对打包数据元素执行增量编码的***、装置和方法
WO2013100989A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Systems, apparatuses, and methods for performing delta decoding on packed data elements
US20130227190A1 (en) * 2012-02-27 2013-08-29 Raytheon Company High Data-Rate Processing System
US20160364643A1 (en) * 2012-03-08 2016-12-15 Hrl Laboratories Llc Scalable integrated circuit with synaptic electronics and cmos integrated memristors
US9389860B2 (en) 2012-04-02 2016-07-12 Apple Inc. Prediction optimizations for Macroscalar vector partitioning loops
US8849885B2 (en) * 2012-06-07 2014-09-30 Via Technologies, Inc. Saturation detector
KR102021777B1 (ko) * 2012-11-29 2019-09-17 삼성전자주식회사 병렬 처리를 위한 재구성형 프로세서 및 재구성형 프로세서의 동작 방법
US9558003B2 (en) * 2012-11-29 2017-01-31 Samsung Electronics Co., Ltd. Reconfigurable processor for parallel processing and operation method of the reconfigurable processor
CN103914426B (zh) * 2013-01-06 2016-12-28 中兴通讯股份有限公司 一种多线程处理基带信号的方法及装置
US9348589B2 (en) 2013-03-19 2016-05-24 Apple Inc. Enhanced predicate registers having predicates corresponding to element widths
US9817663B2 (en) 2013-03-19 2017-11-14 Apple Inc. Enhanced Macroscalar predicate operations
US20150052330A1 (en) * 2013-08-14 2015-02-19 Qualcomm Incorporated Vector arithmetic reduction
US11501143B2 (en) * 2013-10-11 2022-11-15 Hrl Laboratories, Llc Scalable integrated circuit with synaptic electronics and CMOS integrated memristors
FR3015068B1 (fr) * 2013-12-18 2016-01-01 Commissariat Energie Atomique Module de traitement du signal, notamment pour reseau de neurones et circuit neuronal
US20150269480A1 (en) * 2014-03-21 2015-09-24 Qualcomm Incorporated Implementing a neural-network processor
US10042813B2 (en) * 2014-12-15 2018-08-07 Intel Corporation SIMD K-nearest-neighbors implementation
US9996350B2 (en) 2014-12-27 2018-06-12 Intel Corporation Hardware apparatuses and methods to prefetch a multidimensional block of elements from a multidimensional array
EP3215812B1 (en) 2014-12-29 2020-10-07 Concentric Meter Corporation Fluid parameter sensor and meter
US10789071B2 (en) * 2015-07-08 2020-09-29 Intel Corporation Dynamic thread splitting having multiple instruction pointers for the same thread
US10419501B2 (en) * 2015-12-03 2019-09-17 Futurewei Technologies, Inc. Data streaming unit and method for operating the data streaming unit
WO2017168706A1 (ja) * 2016-03-31 2017-10-05 三菱電機株式会社 ユニット及び制御システム
CN111651203B (zh) * 2016-04-26 2024-05-07 中科寒武纪科技股份有限公司 一种用于执行向量四则运算的装置和方法
TWI627860B (zh) * 2016-05-31 2018-06-21 晨星半導體股份有限公司 影音處理裝置與方法
US10147035B2 (en) 2016-06-30 2018-12-04 Hrl Laboratories, Llc Neural integrated circuit with biological behaviors
US10379854B2 (en) * 2016-12-22 2019-08-13 Intel Corporation Processor instructions for determining two minimum and two maximum values
KR20180080463A (ko) * 2017-01-04 2018-07-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 동작 방법
CN107423816B (zh) * 2017-03-24 2021-10-12 中国科学院计算技术研究所 一种多计算精度神经网络处理方法和***
US11893393B2 (en) 2017-07-24 2024-02-06 Tesla, Inc. Computational array microprocessor system with hardware arbiter managing memory requests
US11157441B2 (en) 2017-07-24 2021-10-26 Tesla, Inc. Computational array microprocessor system using non-consecutive data formatting
US11157287B2 (en) 2017-07-24 2021-10-26 Tesla, Inc. Computational array microprocessor system with variable latency memory access
US10671349B2 (en) 2017-07-24 2020-06-02 Tesla, Inc. Accelerated mathematical engine
US11409692B2 (en) 2017-07-24 2022-08-09 Tesla, Inc. Vector computational unit
CN109754061B (zh) * 2017-11-07 2023-11-24 上海寒武纪信息科技有限公司 卷积扩展指令的执行方法以及相关产品
WO2019112959A1 (en) 2017-12-04 2019-06-13 Optinum Semiconductor Technologies, Inc. System and architecture of neural network accelerator
CN108153190B (zh) * 2017-12-20 2020-05-05 新大陆数字技术股份有限公司 一种人工智能微处理器
CN109416757B (zh) * 2017-12-29 2022-05-03 深圳市大疆创新科技有限公司 用于处理数值数据的方法、设备和计算机可读存储介质
US11561791B2 (en) 2018-02-01 2023-01-24 Tesla, Inc. Vector computational unit receiving data elements in parallel from a last row of a computational array
CN110059809B (zh) * 2018-10-10 2020-01-17 中科寒武纪科技股份有限公司 一种计算装置及相关产品
WO2020183396A1 (en) * 2019-03-11 2020-09-17 Untether Ai Corporation Computational memory
US20220171829A1 (en) 2019-03-11 2022-06-02 Untether Ai Corporation Computational memory
CN110609706B (zh) * 2019-06-13 2022-02-22 眸芯科技（上海）有限公司 配置寄存器的方法及应用
US11604972B2 (en) 2019-06-28 2023-03-14 Microsoft Technology Licensing, Llc Increased precision neural processing element
CN112241613B (zh) * 2019-07-19 2023-12-29 瑞昱半导体股份有限公司 检测电路的引脚关联性的方法及其计算机处理***
WO2021040684A1 (en) * 2019-08-26 2021-03-04 Hewlett-Packard Development Company, L.P. Centralized access control of input-output resources
US11342944B2 (en) 2019-09-23 2022-05-24 Untether Ai Corporation Computational memory with zero disable and error detection
CN110908716B (zh) * 2019-11-14 2022-02-08 中国人民解放军国防科技大学 一种向量聚合装载指令的实现方法
CN113011577B (zh) * 2019-12-20 2024-01-05 阿里巴巴集团控股有限公司 处理单元、处理器核、神经网络训练机及方法
CN113033791B (zh) * 2019-12-24 2024-04-05 中科寒武纪科技股份有限公司 用于保序的计算装置、集成电路装置、板卡及保序方法
US11468002B2 (en) 2020-02-28 2022-10-11 Untether Ai Corporation Computational memory with cooperation among rows of processing elements and memory thereof
US11309023B1 (en) * 2020-11-06 2022-04-19 Micron Technology, Inc. Memory cycling tracking for threshold voltage variation systems and methods
US11182160B1 (en) 2020-11-24 2021-11-23 Nxp Usa, Inc. Generating source and destination addresses for repeated accelerator instruction

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB211387A (en) * 1923-05-22 1924-02-21 Joseph William Guimont Improvements in and relating to radiators for heating buildings and the like
US3287703A (en) * 1962-12-04 1966-11-22 Westinghouse Electric Corp Computer
FR1416562A (fr) * 1964-09-25 1965-11-05 Constr Telephoniques Système de traitement de données simplifié
US3665402A (en) * 1970-02-16 1972-05-23 Sanders Associates Inc Computer addressing apparatus
JPS4871547A (ko) * 1971-12-27 1973-09-27 Hitachi Ltd
US3744034A (en) * 1972-01-27 1973-07-03 Perkin Elmer Corp Method and apparatus for providing a security system for a computer
US4075679A (en) * 1975-12-08 1978-02-21 Hewlett-Packard Company Programmable calculator
US4437156A (en) * 1975-12-08 1984-03-13 Hewlett-Packard Company Programmable calculator
US4180854A (en) * 1977-09-29 1979-12-25 Hewlett-Packard Company Programmable calculator having string variable editing capability
US4270170A (en) * 1978-05-03 1981-05-26 International Computers Limited Array processor
US4244024A (en) * 1978-08-10 1981-01-06 Hewlett-Packard Company Spectrum analyzer having enterable offsets and automatic display zoom
US4514804A (en) * 1981-11-25 1985-04-30 Nippon Electric Co., Ltd. Information handling apparatus having a high speed instruction-executing function
JPS58114274A (ja) * 1981-12-28 1983-07-07 Hitachi Ltd デ−タ処理装置
US4463445A (en) * 1982-01-07 1984-07-31 Bell Telephone Laboratories, Incorporated Circuitry for allocating access to a demand-shared bus
US4470112A (en) * 1982-01-07 1984-09-04 Bell Telephone Laboratories, Incorporated Circuitry for allocating access to a demand-shared bus
US4488218A (en) * 1982-01-07 1984-12-11 At&T Bell Laboratories Dynamic priority queue occupancy scheme for access to a demand-shared bus
JPS58134357A (ja) * 1982-02-03 1983-08-10 Hitachi Ltd ベクトルプロセッサ
US4482996A (en) * 1982-09-02 1984-11-13 Burroughs Corporation Five port module as a node in an asynchronous speed independent network of concurrent processors
JPS59111569A (ja) * 1982-12-17 1984-06-27 Hitachi Ltd ベクトル処理装置
US4539549A (en) * 1982-12-30 1985-09-03 International Business Machines Corporation Method and apparatus for determining minimum/maximum of multiple data words
US4546428A (en) * 1983-03-08 1985-10-08 International Telephone & Telegraph Corporation Associative array with transversal horizontal multiplexers
US4661900A (en) * 1983-04-25 1987-04-28 Cray Research, Inc. Flexible chaining in vector processor with selective use of vector registers as operand and result registers
US5152000A (en) * 1983-05-31 1992-09-29 Thinking Machines Corporation Array communications arrangement for parallel processor
US4814973A (en) * 1983-05-31 1989-03-21 Hillis W Daniel Parallel processor
JPS606429A (ja) * 1983-06-27 1985-01-14 Ekuseru Kk 異径中空成形品の製造方法及びその製造装置
US4589087A (en) * 1983-06-30 1986-05-13 International Business Machines Corporation Condition register architecture for a primitive instruction set machine
US4569016A (en) * 1983-06-30 1986-02-04 International Business Machines Corporation Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system
JPS6015771A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd ベクトルプロセッサ
FR2557712B1 (fr) * 1983-12-30 1988-12-09 Trt Telecom Radio Electr Processeur pour traiter des donnees en fonction d'instructions provenant d'une memoire-programme
US4588856A (en) * 1984-08-23 1986-05-13 Timex Computer Corporation Automatic line impedance balancing circuit for computer/telephone communications interface
CN85108294A (zh) * 1984-11-02 1986-05-10 萨德利尔计算机研究有限公司 数据处理***
JPS61122747A (ja) * 1984-11-14 1986-06-10 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション デ−タ処理装置
US5226171A (en) * 1984-12-03 1993-07-06 Cray Research, Inc. Parallel vector processing system for individual and broadcast distribution of operands and control information
DE3681463D1 (de) * 1985-01-29 1991-10-24 Secr Defence Brit Verarbeitungszelle fuer fehlertolerante matrixanordnungen.
JPS61221939A (ja) * 1985-03-28 1986-10-02 Fujitsu Ltd デイジタル信号処理プロセツサにおける命令機能方式
US5113523A (en) * 1985-05-06 1992-05-12 Ncube Corporation High performance computer system
US5045995A (en) * 1985-06-24 1991-09-03 Vicom Systems, Inc. Selective operation of processing elements in a single instruction multiple data stream (SIMD) computer system
EP0211179A3 (en) * 1985-06-28 1990-09-05 Hewlett-Packard Company Apparatus for performing variable shift
IN167819B (ko) * 1985-08-20 1990-12-22 Schlumberger Ltd
JPS62180427A (ja) * 1986-02-03 1987-08-07 Nec Corp プログラム制御回路
JPH0731669B2 (ja) * 1986-04-04 1995-04-10 株式会社日立製作所 ベクトル・プロセツサ
US4809169A (en) * 1986-04-23 1989-02-28 Advanced Micro Devices, Inc. Parallel, multiple coprocessor computer architecture having plural execution modes
GB8617674D0 (en) * 1986-07-19 1986-08-28 Armitage P R Seismic processor
US4985832A (en) * 1986-09-18 1991-01-15 Digital Equipment Corporation SIMD array processing system with routing networks having plurality of switching stages to transfer messages among processors
US5155389A (en) * 1986-11-07 1992-10-13 Concurrent Logic, Inc. Programmable logic cell and array
US5418970A (en) * 1986-12-17 1995-05-23 Massachusetts Institute Of Technology Parallel processing system with processor array with processing elements addressing associated memories using host supplied address value and base register content
GB2201015B (en) * 1987-02-10 1990-10-10 Univ Southampton Parallel processor array and array element
US5058001A (en) * 1987-03-05 1991-10-15 International Business Machines Corporation Two-dimensional array of processing elements for emulating a multi-dimensional network
US4891751A (en) * 1987-03-27 1990-01-02 Floating Point Systems, Inc. Massively parallel vector processing computer
JPS63253468A (ja) * 1987-04-10 1988-10-20 Hitachi Ltd ベクトル処理装置
JPS6491228A (en) * 1987-09-30 1989-04-10 Takeshi Sakamura Data processor
US5218712A (en) * 1987-07-01 1993-06-08 Digital Equipment Corporation Providing a data processor with a user-mode accessible mode of operations in which the processor performs processing operations without interruption
JP2509947B2 (ja) * 1987-08-19 1996-06-26 富士通株式会社 ネットワ−ク制御方式
US5168573A (en) * 1987-08-31 1992-12-01 Digital Equipment Corporation Memory device for storing vector registers
US5072418A (en) * 1989-05-04 1991-12-10 Texas Instruments Incorporated Series maxium/minimum function computing devices, systems and methods
US4916652A (en) * 1987-09-30 1990-04-10 International Business Machines Corporation Dynamic multiple instruction stream multiple data multiple pipeline apparatus for floating-point single instruction stream single data architectures
US4942517A (en) * 1987-10-08 1990-07-17 Eastman Kodak Company Enhanced input/output architecture for toroidally-connected distributed-memory parallel computers
US5047975A (en) * 1987-11-16 1991-09-10 Intel Corporation Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode
US5043867A (en) * 1988-03-18 1991-08-27 Digital Equipment Corporation Exception reporting mechanism for a vector processor
US4949250A (en) * 1988-03-18 1990-08-14 Digital Equipment Corporation Method and apparatus for executing instructions for a vector processing system
JPH01320564A (ja) * 1988-06-23 1989-12-26 Hitachi Ltd 並列処理装置
JP2602906B2 (ja) * 1988-07-12 1997-04-23 株式会社日立製作所 解析モデル自動生成方法
DE68920388T2 (de) * 1988-09-19 1995-05-11 Fujitsu Ltd Paralleles Rechnersystem mit Verwendung eines SIMD-Verfahrens.
DE68926783T2 (de) * 1988-10-07 1996-11-28 Martin Marietta Corp Paralleler datenprozessor
US5083285A (en) * 1988-10-11 1992-01-21 Kabushiki Kaisha Toshiba Matrix-structured neural network with learning circuitry
US5150328A (en) * 1988-10-25 1992-09-22 Internation Business Machines Corporation Memory organization with arrays having an alternate data port facility
US5150327A (en) * 1988-10-31 1992-09-22 Matsushita Electric Industrial Co., Ltd. Semiconductor memory and video signal processing circuit having the same
FR2639461A1 (fr) * 1988-11-18 1990-05-25 Labo Electronique Physique Arrangement bidimensionnel de points memoire et structure de reseaux de neurones utilisant un tel arrangement
US4890253A (en) * 1988-12-28 1989-12-26 International Business Machines Corporation Predetermination of result conditions of decimal operations
EP0378115B1 (en) * 1989-01-06 1998-09-30 Hitachi, Ltd. Neural computer
US5127093A (en) * 1989-01-17 1992-06-30 Cray Research Inc. Computer look-ahead instruction issue control
US5187795A (en) * 1989-01-27 1993-02-16 Hughes Aircraft Company Pipelined signal processor having a plurality of bidirectional configurable parallel ports that are configurable as individual ports or as coupled pair of ports
US5168572A (en) * 1989-03-10 1992-12-01 The Boeing Company System for dynamic selection of globally-determined optimal data path
US5140530A (en) * 1989-03-28 1992-08-18 Honeywell Inc. Genetic algorithm synthesis of neural networks
US5020059A (en) * 1989-03-31 1991-05-28 At&T Bell Laboratories Reconfigurable signal processor
EP0395349B2 (en) * 1989-04-26 1998-06-10 Yamatake-Honeywell Co. Ltd. Moisture sensitive element
US5001662A (en) * 1989-04-28 1991-03-19 Apple Computer, Inc. Method and apparatus for multi-gauge computation
US5073867A (en) * 1989-06-12 1991-12-17 Westinghouse Electric Corp. Digital neural network processing elements
US5422881A (en) * 1989-06-30 1995-06-06 Inmos Limited Message encoding
JPH0343827A (ja) * 1989-07-12 1991-02-25 Omron Corp ファジーマイクロコンピュータ
US5173947A (en) * 1989-08-01 1992-12-22 Martin Marietta Corporation Conformal image processing apparatus and method
US5440749A (en) * 1989-08-03 1995-08-08 Nanotronics Corporation High performance, low cost microprocessor architecture
JP2659436B2 (ja) * 1989-08-25 1997-09-30 富士通株式会社 半導体記憶装置
US5140523A (en) * 1989-09-05 1992-08-18 Ktaadn, Inc. Neural network for predicting lightning
US5140670A (en) * 1989-10-05 1992-08-18 Regents Of The University Of California Cellular neural network
DE58908974D1 (de) * 1989-11-21 1995-03-16 Itt Ind Gmbh Deutsche Datengesteuerter Arrayprozessor.
US5623650A (en) * 1989-12-29 1997-04-22 Cray Research, Inc. Method of processing a sequence of conditional vector IF statements
US5197130A (en) * 1989-12-29 1993-03-23 Supercomputer Systems Limited Partnership Cluster architecture for a highly parallel scalar/vector multiprocessor system
JP2559868B2 (ja) * 1990-01-06 1996-12-04 富士通株式会社 情報処理装置
US5067095A (en) * 1990-01-09 1991-11-19 Motorola Inc. Spann: sequence processing artificial neural network
JP3260357B2 (ja) * 1990-01-24 2002-02-25 株式会社日立製作所 情報処理装置
KR920006322B1 (ko) * 1990-04-03 1992-08-03 정호선 나눗셈기
KR920008271B1 (ko) * 1990-04-03 1992-09-26 정호선 신경회로망을 이용한 부동소수점방식 가산기회로
KR930001024B1 (ko) * 1990-04-03 1993-02-12 정호선 신경회로망을 이용한 제곱근 연산용 집적회로
US5146420A (en) * 1990-05-22 1992-09-08 International Business Machines Corp. Communicating adder tree system for neural array processor
US5148515A (en) * 1990-05-22 1992-09-15 International Business Machines Corp. Scalable neural array processor and method
JPH05501460A (ja) * 1990-05-30 1993-03-18 アダプティブ・ソリューションズ・インコーポレーテッド 分散ディジタル最大化機能アーキテクチャおよびその方法
CA2043505A1 (en) * 1990-06-06 1991-12-07 Steven K. Heller Massively parallel processor including queue-based message delivery system
US5182794A (en) * 1990-07-12 1993-01-26 Allen-Bradley Company, Inc. Recurrent neural networks teaching system
US5418915A (en) * 1990-08-08 1995-05-23 Sumitomo Metal Industries, Ltd. Arithmetic unit for SIMD type parallel computer
JPH04107731A (ja) * 1990-08-29 1992-04-09 Nec Ic Microcomput Syst Ltd 乗算回路
US5208900A (en) * 1990-10-22 1993-05-04 Motorola, Inc. Digital neural network computation ring
US5216751A (en) * 1990-10-22 1993-06-01 Motorola, Inc. Digital processing element in an artificial neural network
US5167008A (en) * 1990-12-14 1992-11-24 General Electric Company Digital circuitry for approximating sigmoidal response in a neural network layer
US5164914A (en) * 1991-01-03 1992-11-17 Hewlett-Packard Company Fast overflow and underflow limiting circuit for signed adder
US5175858A (en) * 1991-03-04 1992-12-29 Adaptive Solutions, Inc. Mechanism providing concurrent computational/communications in SIMD architecture
DE69228980T2 (de) * 1991-12-06 1999-12-02 National Semiconductor Corp., Santa Clara Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul
US5418973A (en) * 1992-06-22 1995-05-23 Digital Equipment Corporation Digital computer system with cache controller coordinating both vector and scalar operations
US5440702A (en) * 1992-10-16 1995-08-08 Delco Electronics Corporation Data processing system with condition code architecture for executing single instruction range checking and limiting operations
US5422805A (en) * 1992-10-21 1995-06-06 Motorola, Inc. Method and apparatus for multiplying two numbers using signed arithmetic
US5717947A (en) * 1993-03-31 1998-02-10 Motorola, Inc. Data processing system and method thereof
JPH0756892A (ja) * 1993-08-10 1995-03-03 Fujitsu Ltd マスク付きベクトル演算器を持つ計算機

Also Published As

Publication number Publication date
US5734879A (en) 1998-03-31
CN1107983A (zh) 1995-09-06
US5600846A (en) 1997-02-04
US5664134A (en) 1997-09-02
US5548768A (en) 1996-08-20
US5742786A (en) 1998-04-21
US5790854A (en) 1998-08-04
US5598571A (en) 1997-01-28
US5706488A (en) 1998-01-06
EP0619557A2 (en) 1994-10-12
US5805874A (en) 1998-09-08
US5737586A (en) 1998-04-07
US5559973A (en) 1996-09-24
EP0619557A3 (en) 1996-06-12
JPH0773149A (ja) 1995-03-17
US5572689A (en) 1996-11-05
JP2006012182A (ja) 2006-01-12
US6085275A (en) 2000-07-04
US5600811A (en) 1997-02-04
US5752074A (en) 1998-05-12
CN1080906C (zh) 2002-03-13
US5754805A (en) 1998-05-19
TW280890B (ko) 1996-07-11
US5537562A (en) 1996-07-16
US5717947A (en) 1998-02-10

Similar Documents

Publication Publication Date Title
KR940022257A (ko) 데이터 처리 시스템 및 방법
US3983539A (en) Polymorphic programmable units employing plural levels of sub-instruction sets
US5511207A (en) Program control circuit determining the designated number of times a sequence of instructions is repetitively executed to prevent further execution of a jump instruction
US3983541A (en) Polymorphic programmable units employing plural levels of phased sub-instruction sets
US4558411A (en) Polymorphic programmable units employing plural levels of sub-instruction sets
EP0025801B1 (en) Access system for memory modules
EP0185215A2 (en) Forth-like language microprocessor
US4541045A (en) Microprocessor architecture employing efficient operand and instruction addressing
US6611909B1 (en) Method and apparatus for dynamically translating program instructions to microcode instructions
US4346437A (en) Microcomputer using a double opcode instruction
US20200227097A9 (en) System comprising a memory capable of implementing calculation operations
US12032961B2 (en) Vector maximum and minimum with indexing
US5119487A (en) Dma controller having programmable logic array for outputting control information required during a next transfer cycle during one transfer cycle
JPH04302341A (ja) アドレス発生装置
CA1109161A (en) Processor for a data processing system
US4812970A (en) Microprogram control system
CA1321653C (en) Programmable priority branch circuit
US5577215A (en) Data transmission circuit for digital signal processor chip and method therefor
JPH0380324A (ja) 中央演算処理装置
US8200943B2 (en) Microprocessor
US6665770B2 (en) Device and method for updating a pointer value by switching between pointer values
US4879678A (en) Programmable sequence controller with operation codes partially supplying jump to addresses of machine language instruction
US20040024992A1 (en) Decoding method for a multi-length-mode instruction set
JPH04359323A (ja) マイクロコンピュータ
US5220670A (en) Microprocessor having ability to carry out logical operation on internal bus

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid