JP3166681B2 - アクティブフィルタおよびアクティブフィルタ用集積回路 - Google Patents
アクティブフィルタおよびアクティブフィルタ用集積回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、アクティブフィ
ルタおよびアクティブフィルタ用集積回路に関する。
ルタおよびアクティブフィルタ用集積回路に関する。
【０００２】
【従来の技術】図４〜図６は従来のアクティブローパス
フィルタの構成例を示す回路図である。
フィルタの構成例を示す回路図である。
【０００３】まず、図４に示すものは、サレンキー回路
と呼ばれるアクティブローパスフィルタであり、オペア
ンプ１０１と、抵抗１０２および１０３と、キャパシタ
１０４および１０５とにより構成されている。このアク
ティブローパスフィルタは、簡単な構成であるが、入力
信号の変化に応じてオペアンプ１０１の非反転入力端
（＋）および反転入力端（−）の入力レベルが変化する
ようになっているため、適正な動作の得られる入力信号
の許容範囲がオペアンプ１０１の入力レベルの許容範囲
の制約を受けるという欠点がある。
と呼ばれるアクティブローパスフィルタであり、オペア
ンプ１０１と、抵抗１０２および１０３と、キャパシタ
１０４および１０５とにより構成されている。このアク
ティブローパスフィルタは、簡単な構成であるが、入力
信号の変化に応じてオペアンプ１０１の非反転入力端
（＋）および反転入力端（−）の入力レベルが変化する
ようになっているため、適正な動作の得られる入力信号
の許容範囲がオペアンプ１０１の入力レベルの許容範囲
の制約を受けるという欠点がある。
【０００４】次に図５に示すものは、いわゆる多重帰還
型のアクティブローパスフィルタであり、オペアンプ２
０１と、抵抗２０２〜２０４と、キャパシタ２０５およ
び２０６とにより構成されている。このアクティブロー
パスフィルタは、オペアンプ２０１の非反転入力端
（＋）が接地されており、オペアンプ２０１の反転入力
端（−）は同オペアンプ２０１において行われる負帰還
動作により仮想接地されている。従って、適正な動作の
得られる入力信号の許容範囲がオペアンプ２０１の入力
レベルの許容範囲の制約を受けず、図４に示すものより
も広いという利点がある。
型のアクティブローパスフィルタであり、オペアンプ２
０１と、抵抗２０２〜２０４と、キャパシタ２０５およ
び２０６とにより構成されている。このアクティブロー
パスフィルタは、オペアンプ２０１の非反転入力端
（＋）が接地されており、オペアンプ２０１の反転入力
端（−）は同オペアンプ２０１において行われる負帰還
動作により仮想接地されている。従って、適正な動作の
得られる入力信号の許容範囲がオペアンプ２０１の入力
レベルの許容範囲の制約を受けず、図４に示すものより
も広いという利点がある。
【０００５】次に図６に示すものは、バイクワッドアク
ティブローパスフィルタと呼ばれるものであり、オペア
ンプ３０１〜３０３と、抵抗３１１〜３１６と、キャパ
シタ３２１および３２２とにより構成されている。この
バイクワッドアクティブローパスフィルタも、オペアン
プ３０１〜３０３の反転入力端（−）が仮想接地されて
いるため、適正な動作の得られる入力信号の許容範囲が
広いという利点がある。また、このバイクワッドアクテ
ィブローパスフィルタは、オペアンプ３０１および３０
２に接続された各抵抗およびキャパシタの調整により十
分に高いＱ（選択度）を得ることができるという利点が
ある。
ティブローパスフィルタと呼ばれるものであり、オペア
ンプ３０１〜３０３と、抵抗３１１〜３１６と、キャパ
シタ３２１および３２２とにより構成されている。この
バイクワッドアクティブローパスフィルタも、オペアン
プ３０１〜３０３の反転入力端（−）が仮想接地されて
いるため、適正な動作の得られる入力信号の許容範囲が
広いという利点がある。また、このバイクワッドアクテ
ィブローパスフィルタは、オペアンプ３０１および３０
２に接続された各抵抗およびキャパシタの調整により十
分に高いＱ（選択度）を得ることができるという利点が
ある。
【０００６】
【発明が解決しようとする課題】ところで、この種のア
クティブフィルタに使用する各キャパシタは一般に容量
値の比較的大きなものが必要とされる。従って、アクテ
ィブフィルタを集積回路によって構成する場合には、チ
ップ面積の制約からこれらのキャパシタを半導体チップ
上に形成するのは困難である。そこで、これらのキャパ
シタについては、集積回路に対して外付けとするのが一
般的である。しかし、従来のアクティブフィルタは、図
４〜図６に示すように、積分要素あるいは比例要素を構
成するためにオペアンプの入出力間にキャパシタを介挿
する構成を採っており、このようなキャパシタを集積回
路の外付けキャパシタとするためには、当該キャパシタ
の両端を接続するための２個のピンを集積回路に設ける
必要がある。従って、従来のアクティブフィルタは、集
積回路として構成する場合に、必要なピンの本数が多く
なってしまうという問題があった。
クティブフィルタに使用する各キャパシタは一般に容量
値の比較的大きなものが必要とされる。従って、アクテ
ィブフィルタを集積回路によって構成する場合には、チ
ップ面積の制約からこれらのキャパシタを半導体チップ
上に形成するのは困難である。そこで、これらのキャパ
シタについては、集積回路に対して外付けとするのが一
般的である。しかし、従来のアクティブフィルタは、図
４〜図６に示すように、積分要素あるいは比例要素を構
成するためにオペアンプの入出力間にキャパシタを介挿
する構成を採っており、このようなキャパシタを集積回
路の外付けキャパシタとするためには、当該キャパシタ
の両端を接続するための２個のピンを集積回路に設ける
必要がある。従って、従来のアクティブフィルタは、集
積回路として構成する場合に、必要なピンの本数が多く
なってしまうという問題があった。
【０００７】この発明は以上説明した事情に鑑みてなさ
れたものであり、外付け素子の接続のためのピン数が少
なくて済むアクティブフィルタおよび同アクティブフィ
ルタを構成するためのアクティブフィルタ用集積回路を
提供することを目的をしている。
れたものであり、外付け素子の接続のためのピン数が少
なくて済むアクティブフィルタおよび同アクティブフィ
ルタを構成するためのアクティブフィルタ用集積回路を
提供することを目的をしている。
【０００８】
【課題を解決するための手段】本願発明者は、上記課題
を検討した結果、１つの考えに到達した。すなわち、そ
もそもアクティブフィルタにおいてキャパシタ等のイン
ピーダンスを集積回路に外付けするためのピンが多くな
ってしまうのは、かかるインピーダンスがオペアンプの
入出力間に介挿されているからであり、当該インピーダ
ンスの一端をオペアンプから切り離すことができれば集
積回路に設けるべきピン数を削減できる、との考えであ
る。そこで、本願発明者は、この考えに従い、従来のア
クティブフィルタの改良を鋭意検討した結果、以下の改
良を行えば、従来のアクティブフィルタと全く同じ伝達
関数を有し、しかも、外付けインピーダンスを集積回路
に接続するためのピン数の少ないアクティブフィルタが
得られるとの結論に達した。
を検討した結果、１つの考えに到達した。すなわち、そ
もそもアクティブフィルタにおいてキャパシタ等のイン
ピーダンスを集積回路に外付けするためのピンが多くな
ってしまうのは、かかるインピーダンスがオペアンプの
入出力間に介挿されているからであり、当該インピーダ
ンスの一端をオペアンプから切り離すことができれば集
積回路に設けるべきピン数を削減できる、との考えであ
る。そこで、本願発明者は、この考えに従い、従来のア
クティブフィルタの改良を鋭意検討した結果、以下の改
良を行えば、従来のアクティブフィルタと全く同じ伝達
関数を有し、しかも、外付けインピーダンスを集積回路
に接続するためのピン数の少ないアクティブフィルタが
得られるとの結論に達した。
【０００９】ａ．オペアンプの構成の変更 従来のアクティブフィルタでは、仮想接地された入力端
に供給される電流をオペアンプの入出力間に介挿された
外付けインピーダンスに流すことにより、入力信号に対
し積分や比例積分を施した出力電圧をオペアンプの出力
端から得ていた。これに対し、本発明では、このような
入力端が仮想接地された電圧出力型のオペアンプを入力
端が仮想接地された電流オペアンプ（電流出力型演算増
幅器）、すなわち、仮想接地された入力端に入力される
電流を増幅して出力する手段に置き換え、外付けインピ
ーダンスはこの電流オペアンプの出力端と接地線または
基準電源との間に介挿する。このような構成の変更を行
ったとしても、仮想接地された入力端に供給される電流
が外付けインピーダンスに流れるため、変更前のものの
オペアンプの出力電圧に対応した電圧が外付けインピー
ダンスの両端から得られる。しかも、変更後において
は、外付けインピーダンスの一端を接地線または基準電
源に接続すればよいので、外付けインピーダンスを集積
回路に接続する場合に必要なピン数を減らすことができ
る。
に供給される電流をオペアンプの入出力間に介挿された
外付けインピーダンスに流すことにより、入力信号に対
し積分や比例積分を施した出力電圧をオペアンプの出力
端から得ていた。これに対し、本発明では、このような
入力端が仮想接地された電圧出力型のオペアンプを入力
端が仮想接地された電流オペアンプ（電流出力型演算増
幅器）、すなわち、仮想接地された入力端に入力される
電流を増幅して出力する手段に置き換え、外付けインピ
ーダンスはこの電流オペアンプの出力端と接地線または
基準電源との間に介挿する。このような構成の変更を行
ったとしても、仮想接地された入力端に供給される電流
が外付けインピーダンスに流れるため、変更前のものの
オペアンプの出力電圧に対応した電圧が外付けインピー
ダンスの両端から得られる。しかも、変更後において
は、外付けインピーダンスの一端を接地線または基準電
源に接続すればよいので、外付けインピーダンスを集積
回路に接続する場合に必要なピン数を減らすことができ
る。
【００１０】ｂ．オペアンプ間の接続の変更 上記電流オペアンプへの置き換えを行った電圧出力型の
オペアンプの出力信号が、入力端が仮想接地されたオペ
アンプに供給されている場合には、何等策を施さないと
すると、電流出力型演算増幅器の出力電流の一部が後段
のオペアンプに流れ込んでしまう。これでは電流オペア
ンプの入出力間の伝達関数が従来のものの電圧出力型オ
ペアンプの入出力間の伝達関数と異なったものになって
しまう。そこで、このような事態を避けるべく、後段の
オペアンプを２つの出力端を持った電流出力型演算増幅
器に置き換え、その出力端の１つから得られる出力電流
を前段の電流出力型演算増幅器の出力端または入力端に
帰還する。すなわち、後段の電流出力型演算増幅器の入
力端に供給する電流を全て後段の電流出力型演算増幅器
の出力電流によって賄い、前段の電流出力型演算増幅器
の出力電流のすべてを外付けインピーダンスに供給する
のである。
オペアンプの出力信号が、入力端が仮想接地されたオペ
アンプに供給されている場合には、何等策を施さないと
すると、電流出力型演算増幅器の出力電流の一部が後段
のオペアンプに流れ込んでしまう。これでは電流オペア
ンプの入出力間の伝達関数が従来のものの電圧出力型オ
ペアンプの入出力間の伝達関数と異なったものになって
しまう。そこで、このような事態を避けるべく、後段の
オペアンプを２つの出力端を持った電流出力型演算増幅
器に置き換え、その出力端の１つから得られる出力電流
を前段の電流出力型演算増幅器の出力端または入力端に
帰還する。すなわち、後段の電流出力型演算増幅器の入
力端に供給する電流を全て後段の電流出力型演算増幅器
の出力電流によって賄い、前段の電流出力型演算増幅器
の出力電流のすべてを外付けインピーダンスに供給する
のである。
【００１１】この発明は、以上の改良を従来のアクティ
ブフィルタに加えることにより得られたものである。
ブフィルタに加えることにより得られたものである。
【００１２】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００１３】図１はこの発明の一実施形態であるバイク
ワッドアクティブフィルタの構成を示す回路図である。
このバイクワッドアクティブフィルタの各構成要素のう
ち抵抗１１、１２および１６並びに電流オペアンプ１お
よび２からなる回路は、あるアナログ集積回路１００の
一部として半導体基板上に形成されている。そして、バ
イクワッドアクティブフィルタの残りの構成要素である
キャパシタ２１および２２並びに抵抗１７は、アナログ
集積回路１００の外部に設けられており、アナログ集積
回路１００のピン３１および３２を介してバイクワッド
アクティブフィルタの他の構成要素と接続されている。
なお、１０はこのバイクワッドアクティブフィルタの入
力端、２０は出力端である。
ワッドアクティブフィルタの構成を示す回路図である。
このバイクワッドアクティブフィルタの各構成要素のう
ち抵抗１１、１２および１６並びに電流オペアンプ１お
よび２からなる回路は、あるアナログ集積回路１００の
一部として半導体基板上に形成されている。そして、バ
イクワッドアクティブフィルタの残りの構成要素である
キャパシタ２１および２２並びに抵抗１７は、アナログ
集積回路１００の外部に設けられており、アナログ集積
回路１００のピン３１および３２を介してバイクワッド
アクティブフィルタの他の構成要素と接続されている。
なお、１０はこのバイクワッドアクティブフィルタの入
力端、２０は出力端である。
【００１４】本実施形態に係るバイクワッドアクティブ
フィルタは、前掲図６に開示のバイクワッドアクティブ
フィルタに対し、上述した改良ａおよびｂを施すことに
より得られたものである。そこで、以下では前掲図６に
開示の構成を参照しつつ図１に示す本実施形態に係るバ
イクワッドアクティブフィルタについて説明する。
フィルタは、前掲図６に開示のバイクワッドアクティブ
フィルタに対し、上述した改良ａおよびｂを施すことに
より得られたものである。そこで、以下では前掲図６に
開示の構成を参照しつつ図１に示す本実施形態に係るバ
イクワッドアクティブフィルタについて説明する。
【００１５】まず、図１に示すバイクワッドアクティブ
フィルタの入出力間に介挿された抵抗１１および１６
は、図６における抵抗３１１および３１６に対応してお
り、抵抗１１の抵抗値は抵抗３１１の抵抗値と等しく、
抵抗１６の抵抗値は抵抗３１６の抵抗値と等しい。
フィルタの入出力間に介挿された抵抗１１および１６
は、図６における抵抗３１１および３１６に対応してお
り、抵抗１１の抵抗値は抵抗３１１の抵抗値と等しく、
抵抗１６の抵抗値は抵抗３１６の抵抗値と等しい。
【００１６】次に、図６では、オペアンプ３０１の非反
転入力端（＋）が接地されるとともに、このオペアンプ
３０１の出力端と反転入力端（−）との間にキャパシタ
３２１が接続されており、上記抵抗３１１の一端がオペ
アンプ３０１の反転入力端（−）に接続されている。
転入力端（＋）が接地されるとともに、このオペアンプ
３０１の出力端と反転入力端（−）との間にキャパシタ
３２１が接続されており、上記抵抗３１１の一端がオペ
アンプ３０１の反転入力端（−）に接続されている。
【００１７】かかる構成によれば、オペアンプ３０１の
反転入力端（−）は仮想接地され、この反転入力端
（−）に抵抗３１１を介して供給される入力電流がキャ
パシタ３２１に流れる。従って、この入力電流を積分
し、その積分値の極性を正負反転したものに相当する出
力電圧がオペアンプ３０１の出力端から得られる。
反転入力端（−）は仮想接地され、この反転入力端
（−）に抵抗３１１を介して供給される入力電流がキャ
パシタ３２１に流れる。従って、この入力電流を積分
し、その積分値の極性を正負反転したものに相当する出
力電圧がオペアンプ３０１の出力端から得られる。
【００１８】これに対し、図１に示す構成では、図６に
おけるオペアンプ３０１が電流オペアンプ１に置き換え
られており、この電流オペアンプ１の非反転入力端
（＋）は接地され、反転入力端（−）には抵抗１１の一
端が接続されている。ここで、電流オペアンプ１の内部
では反転入力端（−）の入力レベルを非反転入力端
（＋）の入力レベルに一致させる負帰還動作が行われる
（詳細は後述）。従って、電流オペアンプ１の反転入力
端（−）も図６におけるオペアンプ３０１と同様に仮想
接地されている。また、図１に示す構成では、電流オペ
アンプ１の出力端と接地線との間にキャパシタ２１が介
挿されている。このキャパシタ２１は、図６におけるキ
ャパシタ３２１に対応しており、その容量値はキャパシ
タ３２１の容量値と等しい。
おけるオペアンプ３０１が電流オペアンプ１に置き換え
られており、この電流オペアンプ１の非反転入力端
（＋）は接地され、反転入力端（−）には抵抗１１の一
端が接続されている。ここで、電流オペアンプ１の内部
では反転入力端（−）の入力レベルを非反転入力端
（＋）の入力レベルに一致させる負帰還動作が行われる
（詳細は後述）。従って、電流オペアンプ１の反転入力
端（−）も図６におけるオペアンプ３０１と同様に仮想
接地されている。また、図１に示す構成では、電流オペ
アンプ１の出力端と接地線との間にキャパシタ２１が介
挿されている。このキャパシタ２１は、図６におけるキ
ャパシタ３２１に対応しており、その容量値はキャパシ
タ３２１の容量値と等しい。
【００１９】かかる構成によれば、仮想接地された反転
入力端（−）に抵抗１１を介して入力電流が流れ込み、
この入力電流と同じ大きさの出力電流が電流オペアンプ
１から出力され、キャパシタ２１に流れ込む。従って、
電流オペアンプ１の出力端から上記入力電流の積分値に
相当する出力電圧が得られる。
入力端（−）に抵抗１１を介して入力電流が流れ込み、
この入力電流と同じ大きさの出力電流が電流オペアンプ
１から出力され、キャパシタ２１に流れ込む。従って、
電流オペアンプ１の出力端から上記入力電流の積分値に
相当する出力電圧が得られる。
【００２０】なお、図６に示す構成では、オペアンプ３
０１に対する入力電流の積分が行われ、その積分値の極
性を反転した電圧がオペアンプ３０１から出力された
が、本実施形態では上記の通り電流オペアンプ１に対す
る入力電流の積分値に対応した電圧がそのままの極性で
出力される。従って、本実施形態においては、図６にお
けるオペアンプ３０３、抵抗３１４および３１５からな
る位相反転回路に相当するものを設ける必要がない。
０１に対する入力電流の積分が行われ、その積分値の極
性を反転した電圧がオペアンプ３０１から出力された
が、本実施形態では上記の通り電流オペアンプ１に対す
る入力電流の積分値に対応した電圧がそのままの極性で
出力される。従って、本実施形態においては、図６にお
けるオペアンプ３０３、抵抗３１４および３１５からな
る位相反転回路に相当するものを設ける必要がない。
【００２１】次に図６では、オペアンプ３０２の非反転
入力端（＋）が接地されるとともに、このオペアンプ３
０２の出力端と反転入力端（−）との間にキャパシタ３
２２および抵抗３１３を並列接続したものが介挿されて
おり、オペアンプ３０１の出力端が抵抗３１２を介して
オペアンプ３０２の反転入力端（−）に接続されてい
る。
入力端（＋）が接地されるとともに、このオペアンプ３
０２の出力端と反転入力端（−）との間にキャパシタ３
２２および抵抗３１３を並列接続したものが介挿されて
おり、オペアンプ３０１の出力端が抵抗３１２を介して
オペアンプ３０２の反転入力端（−）に接続されてい
る。
【００２２】かかる構成によれば、オペアンプ３０２の
反転入力端（−）は仮想接地されているため、オペアン
プ３０１の出力電圧を抵抗３１２の抵抗値によって除算
したものに相当する入力電流がオペアンプ３０２の反転
入力端（−）に供給され、この入力電流がキャパシタ３
２２および抵抗３１３からなるインピーダンスに流れ
る。この結果、当該インピーダンスに上記入力電流の通
電による電圧降下が生じ、この電圧降下の極性を反転し
た出力電圧がオペアンプ３０２の出力端から得られる。
反転入力端（−）は仮想接地されているため、オペアン
プ３０１の出力電圧を抵抗３１２の抵抗値によって除算
したものに相当する入力電流がオペアンプ３０２の反転
入力端（−）に供給され、この入力電流がキャパシタ３
２２および抵抗３１３からなるインピーダンスに流れ
る。この結果、当該インピーダンスに上記入力電流の通
電による電圧降下が生じ、この電圧降下の極性を反転し
た出力電圧がオペアンプ３０２の出力端から得られる。
【００２３】これに対し、図１に示す構成では、図６の
オペアンプ３０２が電流オペアンプ２に置き換えられて
いる。この電流オペアンプ２の非反転入力端（＋）は接
地され、反転入力端（−）は抵抗１２を介して電流オペ
アンプ１の非反転出力端（＋）に接続されている。
オペアンプ３０２が電流オペアンプ２に置き換えられて
いる。この電流オペアンプ２の非反転入力端（＋）は接
地され、反転入力端（−）は抵抗１２を介して電流オペ
アンプ１の非反転出力端（＋）に接続されている。
【００２４】ここで、電流オペアンプ２の内部では反転
入力端（−）の入力レベルを非反転入力端（＋）の入力
レベルに一致させる負帰還動作が行われ、反転入力端
（−）は図６におけるオペアンプ３０２と同様に仮想接
地されている。従って、電流オペアンプ２の反転入力端
（−）には、電流オペアンプ１の出力電圧を抵抗１２の
抵抗値によって除算した入力電流が流れ込む。
入力端（−）の入力レベルを非反転入力端（＋）の入力
レベルに一致させる負帰還動作が行われ、反転入力端
（−）は図６におけるオペアンプ３０２と同様に仮想接
地されている。従って、電流オペアンプ２の反転入力端
（−）には、電流オペアンプ１の出力電圧を抵抗１２の
抵抗値によって除算した入力電流が流れ込む。
【００２５】電流オペアンプ２は、非反転出力端（＋）
および反転出力端（−）を有しており、上記入力電流と
等しい大きさの電流を非反転出力端（＋）から出力する
とともに、上記入力電流を等しい大きさを有し、かつ、
極性が反転された電流を反転出力端（−）から出力す
る。
および反転出力端（−）を有しており、上記入力電流と
等しい大きさの電流を非反転出力端（＋）から出力する
とともに、上記入力電流を等しい大きさを有し、かつ、
極性が反転された電流を反転出力端（−）から出力す
る。
【００２６】これらの各出力電流のうち電流オペアンプ
２の非反転出力端（＋）から出力される電流は、電流オ
ペアンプ１の出力端であるＡ点に帰還される。従って、
抵抗１２を介して電流オペアンプ２の反転入力端（−）
に流れ込む電流の全ては、電流オペアンプ２の非反転出
力端（＋）から出力される電流によって賄われることと
なり、電流オペアンプ１から電流オペアンプ２の反転入
力端（−）へ向けての出力電流の供給は行われない。こ
のような構成を採ったのは、電流オペアンプ１の出力電
流の全てをキャパシタ２１に流すためである。なお、図
１に示す構成では、電流オペアンプ２の非反転出力端
（＋）の出力電流をＡ点に帰還させたが、この出力電流
は図１におけるＢ点、すなわち、電流オペアンプ１の反
転入力端（−）に帰還させるようにしてもよい。
２の非反転出力端（＋）から出力される電流は、電流オ
ペアンプ１の出力端であるＡ点に帰還される。従って、
抵抗１２を介して電流オペアンプ２の反転入力端（−）
に流れ込む電流の全ては、電流オペアンプ２の非反転出
力端（＋）から出力される電流によって賄われることと
なり、電流オペアンプ１から電流オペアンプ２の反転入
力端（−）へ向けての出力電流の供給は行われない。こ
のような構成を採ったのは、電流オペアンプ１の出力電
流の全てをキャパシタ２１に流すためである。なお、図
１に示す構成では、電流オペアンプ２の非反転出力端
（＋）の出力電流をＡ点に帰還させたが、この出力電流
は図１におけるＢ点、すなわち、電流オペアンプ１の反
転入力端（−）に帰還させるようにしてもよい。
【００２７】電流オペアンプ２の反転出力端（−）と接
地線との間には、キャパシタ２２および１７が並列に介
挿されている。また、電流オペアンプ２の反転出力端
（−）には抵抗１６の一端に接続され、この抵抗１６の
他端は電流オペアンプ１の反転入力端（−）において仮
想接地されている。従って、電流オペアンプ２の反転出
力端（−）と接地線との間には、キャパシタ２２、抵抗
１７および１６が並列に介挿されていることとなる。
地線との間には、キャパシタ２２および１７が並列に介
挿されている。また、電流オペアンプ２の反転出力端
（−）には抵抗１６の一端に接続され、この抵抗１６の
他端は電流オペアンプ１の反転入力端（−）において仮
想接地されている。従って、電流オペアンプ２の反転出
力端（−）と接地線との間には、キャパシタ２２、抵抗
１７および１６が並列に介挿されていることとなる。
【００２８】ここで、キャパシタ２２は、図６における
キャパシタ３２２に対応しており、その容量値はキャパ
シタ３２２の容量値と等しい。また、抵抗１７の抵抗値
は、抵抗１６および図６における抵抗３１３の各抵抗値
に基づいて定められている。すなわち、抵抗３１３の抵
抗値をＲ1、抵抗３１６の抵抗値をＲ2、抵抗１７の抵抗
値をＲ3とした場合に、次の関係を満たすように抵抗値
Ｒ3が定められている。 Ｒ1＝Ｒ2Ｒ3／（Ｒ2＋Ｒ3） ……（１）
キャパシタ３２２に対応しており、その容量値はキャパ
シタ３２２の容量値と等しい。また、抵抗１７の抵抗値
は、抵抗１６および図６における抵抗３１３の各抵抗値
に基づいて定められている。すなわち、抵抗３１３の抵
抗値をＲ1、抵抗３１６の抵抗値をＲ2、抵抗１７の抵抗
値をＲ3とした場合に、次の関係を満たすように抵抗値
Ｒ3が定められている。 Ｒ1＝Ｒ2Ｒ3／（Ｒ2＋Ｒ3） ……（１）
【００２９】従って、本実施形態においては、電流オペ
アンプ１の出力電圧を抵抗１２の抵抗値によって除算し
たものに相当する入力電流が電流オペアンプ２の反転入
力端（−）に供給され、この入力電流と等しい大きさを
有し、かつ、極性が反転された電流が電流オペアンプ２
の反転出力端（−）から出力され、この出力電流がキャ
パシタ２２、抵抗１７および１６を並列接続したものに
流れることとなる。ここで、抵抗１７および１６を並列
接続したものの抵抗値は、式（１）に示したように図６
における抵抗３１３の抵抗値Ｒ1と等しい。従って、電
流オペアンプ２の反転出力端（−）には、図６における
オペアンプ３０２の出力電圧に対応した電圧が生じる。
この電圧が図１に示すバイクワッドアクティブフィルタ
の最終的な出力信号として後続の他の回路（図示略）に
供給されるのである。
アンプ１の出力電圧を抵抗１２の抵抗値によって除算し
たものに相当する入力電流が電流オペアンプ２の反転入
力端（−）に供給され、この入力電流と等しい大きさを
有し、かつ、極性が反転された電流が電流オペアンプ２
の反転出力端（−）から出力され、この出力電流がキャ
パシタ２２、抵抗１７および１６を並列接続したものに
流れることとなる。ここで、抵抗１７および１６を並列
接続したものの抵抗値は、式（１）に示したように図６
における抵抗３１３の抵抗値Ｒ1と等しい。従って、電
流オペアンプ２の反転出力端（−）には、図６における
オペアンプ３０２の出力電圧に対応した電圧が生じる。
この電圧が図１に示すバイクワッドアクティブフィルタ
の最終的な出力信号として後続の他の回路（図示略）に
供給されるのである。
【００３０】以上説明したように、本実施形態における
各部の動作は、前掲図６に示すものの各部の動作と全く
等価であり、従って、本実施形態に係るバイクワッドア
クティブフィルタは前掲図６におけるバイクワッドアク
ティブフィルタと全く同一の伝達関数を有している。そ
して、このように全く等価な機能でありながら、本実施
形態に係るバイクワッドアクティブフィルタは前掲図６
におけるバイクワッドアクティブフィルタに比べて優れ
た点を有しているのである。すなわち、前掲図６におい
ては、キャパシタ３２１および３２２が各々オペアンプ
の入出力間に介挿されているため、各キャパシタを外付
けとするためには各キャパシタ毎に２本ずつ接続用のピ
ンが必要であったが、本実施形態では、各外付けキャパ
シタは図１に示すように一端が接地されているため、各
キャパシタ毎に１本しか接続用のピンを使用しないで済
む。従って、本実施形態の場合、外付けインピーダンス
を接続するためにアナログ集積回路に設けるべきピンの
数を前掲図６のものよりも減らすことができるのであ
る。
各部の動作は、前掲図６に示すものの各部の動作と全く
等価であり、従って、本実施形態に係るバイクワッドア
クティブフィルタは前掲図６におけるバイクワッドアク
ティブフィルタと全く同一の伝達関数を有している。そ
して、このように全く等価な機能でありながら、本実施
形態に係るバイクワッドアクティブフィルタは前掲図６
におけるバイクワッドアクティブフィルタに比べて優れ
た点を有しているのである。すなわち、前掲図６におい
ては、キャパシタ３２１および３２２が各々オペアンプ
の入出力間に介挿されているため、各キャパシタを外付
けとするためには各キャパシタ毎に２本ずつ接続用のピ
ンが必要であったが、本実施形態では、各外付けキャパ
シタは図１に示すように一端が接地されているため、各
キャパシタ毎に１本しか接続用のピンを使用しないで済
む。従って、本実施形態の場合、外付けインピーダンス
を接続するためにアナログ集積回路に設けるべきピンの
数を前掲図６のものよりも減らすことができるのであ
る。
【００３１】次に本実施形態において使用する電流オペ
アンプ１および２について詳述する。この種の電流オペ
アンプとしては、各種の構成のものが考えられるが、図
２は電流オペアンプ１の一例を示すものであり、図３は
電流オペアンプ２の一例を示すものである。まず、図２
を参照し、電流オペアンプ１の一構成例について説明す
る。
アンプ１および２について詳述する。この種の電流オペ
アンプとしては、各種の構成のものが考えられるが、図
２は電流オペアンプ１の一例を示すものであり、図３は
電流オペアンプ２の一例を示すものである。まず、図２
を参照し、電流オペアンプ１の一構成例について説明す
る。
【００３２】図２において、ＰチャネルＭＯＳ（金属酸
化膜半導体構造）トランジスタＰ１およびＰ２は、ソー
スが共通接続されている。この共通接続点と正電源ＶDD
との間には定電流２Ｉ10を供給可能な定電流源ＣＣ１が
介挿されている。ここで、ＰチャネルＭＯＳトランジス
タＰ１のゲートは、抵抗１１の一端に接続されており、
ＰチャネルＭＯＳトランジスタＰ２のゲートは接地され
ている。そして、ＰチャネルＭＯＳトランジスタＰ１の
ドレインは、ＮチャネルＭＯＳトランジスタＮ１のドレ
インおよびゲート並びにＮチャネルＭＯＳトランジスタ
Ｎ２のゲートに接続されており、ＮチャネルＭＯＳトラ
ンジスタＮ１のソースは負電源ＶSSに接続されている。
一方、ＰチャネルＭＯＳトランジスタＰ２のドレイン
は、ＮチャネルＭＯＳトランジスタＮ２のドレインに接
続されており、このＮチャネルＭＯＳトランジスタＮ２
のソースは負電源ＶSSに接続されている。
化膜半導体構造）トランジスタＰ１およびＰ２は、ソー
スが共通接続されている。この共通接続点と正電源ＶDD
との間には定電流２Ｉ10を供給可能な定電流源ＣＣ１が
介挿されている。ここで、ＰチャネルＭＯＳトランジス
タＰ１のゲートは、抵抗１１の一端に接続されており、
ＰチャネルＭＯＳトランジスタＰ２のゲートは接地され
ている。そして、ＰチャネルＭＯＳトランジスタＰ１の
ドレインは、ＮチャネルＭＯＳトランジスタＮ１のドレ
インおよびゲート並びにＮチャネルＭＯＳトランジスタ
Ｎ２のゲートに接続されており、ＮチャネルＭＯＳトラ
ンジスタＮ１のソースは負電源ＶSSに接続されている。
一方、ＰチャネルＭＯＳトランジスタＰ２のドレイン
は、ＮチャネルＭＯＳトランジスタＮ２のドレインに接
続されており、このＮチャネルＭＯＳトランジスタＮ２
のソースは負電源ＶSSに接続されている。
【００３３】以上説明した各要素からなる回路は、差動
増幅器を構成している。ここで、この差動増幅器の動作
について、理想的な場合を想定して説明する。まず、Ｐ
チャネルＭＯＳトランジスタＰ１のゲートレベルが接地
レベルと一致している場合には、ＰチャネルＭＯＳトラ
ンジスタＰ１およびＰ２には同じ大きさのゲートバイア
スが与えられる。また、このときＮチャネルＭＯＳトラ
ンジスタＮ１およびＮ２はカレントミラーとして動作す
る。このため、定電流源ＣＣ１の電流２Ｉ10は二分さ
れ、ＰチャネルＭＯＳトランジスタＰ１側およびＰチャ
ネルＭＯＳトランジスタＰ２側に各々同じ大きさの電流
Ｉ10が流れることとなる。
増幅器を構成している。ここで、この差動増幅器の動作
について、理想的な場合を想定して説明する。まず、Ｐ
チャネルＭＯＳトランジスタＰ１のゲートレベルが接地
レベルと一致している場合には、ＰチャネルＭＯＳトラ
ンジスタＰ１およびＰ２には同じ大きさのゲートバイア
スが与えられる。また、このときＮチャネルＭＯＳトラ
ンジスタＮ１およびＮ２はカレントミラーとして動作す
る。このため、定電流源ＣＣ１の電流２Ｉ10は二分さ
れ、ＰチャネルＭＯＳトランジスタＰ１側およびＰチャ
ネルＭＯＳトランジスタＰ２側に各々同じ大きさの電流
Ｉ10が流れることとなる。
【００３４】しかし、ＰチャネルＭＯＳトランジスタＰ
１のゲートレベルが接地レベルより高くなると、Ｐチャ
ネルＭＯＳトランジスタＰ１のゲートバイアスが減少す
るため、ＰチャネルＭＯＳトランジスタＰ１側に流れる
電流は例えばＩ10−ΔＩとなり、ＰチャネルＭＯＳトラ
ンジスタＰ２側に流れる電流はＩ10＋ΔＩとなる。この
結果、ＮチャネルＭＯＳトランジスタＮ２のドレインの
レベルは正方向に変化し、逆にＮチャネルＭＯＳトラン
ジスタＮ１のドレインのレベルは負方向に変化すること
となる。
１のゲートレベルが接地レベルより高くなると、Ｐチャ
ネルＭＯＳトランジスタＰ１のゲートバイアスが減少す
るため、ＰチャネルＭＯＳトランジスタＰ１側に流れる
電流は例えばＩ10−ΔＩとなり、ＰチャネルＭＯＳトラ
ンジスタＰ２側に流れる電流はＩ10＋ΔＩとなる。この
結果、ＮチャネルＭＯＳトランジスタＮ２のドレインの
レベルは正方向に変化し、逆にＮチャネルＭＯＳトラン
ジスタＮ１のドレインのレベルは負方向に変化すること
となる。
【００３５】また、ＰチャネルＭＯＳトランジスタＰ１
のゲートレベルが接地レベルより低くなった場合には以
上と全く逆の動作となり、ＮチャネルＭＯＳトランジス
タＮ２のドレインのレベルは負方向に、ＮチャネルＭＯ
ＳトランジスタＮ１のドレインのレベルは正方向に変化
することとなるのである。
のゲートレベルが接地レベルより低くなった場合には以
上と全く逆の動作となり、ＮチャネルＭＯＳトランジス
タＮ２のドレインのレベルは負方向に、ＮチャネルＭＯ
ＳトランジスタＮ１のドレインのレベルは正方向に変化
することとなるのである。
【００３６】ＮチャネルＭＯＳトランジスタＮ２のドレ
インは、以上説明した差動増幅器の出力端子をなしてお
り、ＮチャネルＭＯＳトランジスタＮ３のゲートに接続
されている。このＮチャネルＭＯＳトランジスタＮ３の
ソースは負電源ＶSSに接続されており、ドレインは定電
流Ｉ20を供給可能な定電流源ＣＣ２を介して正電源ＶDD
に接続されている。そして、ＮチャネルＭＯＳトランジ
スタＮ３のドレインは、上記差動増幅器におけるＰチャ
ネルＭＯＳトランジスタＰ１のゲートに接続されてい
る。すなわち、差動増幅器の出力信号がＮチャネルＭＯ
ＳトランジスタＮ３を介して当該差動増幅器に負帰還さ
れる構成となっているのである。
インは、以上説明した差動増幅器の出力端子をなしてお
り、ＮチャネルＭＯＳトランジスタＮ３のゲートに接続
されている。このＮチャネルＭＯＳトランジスタＮ３の
ソースは負電源ＶSSに接続されており、ドレインは定電
流Ｉ20を供給可能な定電流源ＣＣ２を介して正電源ＶDD
に接続されている。そして、ＮチャネルＭＯＳトランジ
スタＮ３のドレインは、上記差動増幅器におけるＰチャ
ネルＭＯＳトランジスタＰ１のゲートに接続されてい
る。すなわち、差動増幅器の出力信号がＮチャネルＭＯ
ＳトランジスタＮ３を介して当該差動増幅器に負帰還さ
れる構成となっているのである。
【００３７】このような構成としたため、ＰチャネルＭ
ＯＳトランジスタＰ１のゲートは常に仮想接地状態とさ
れる。すなわち、仮にＰチャネルＭＯＳトランジスタＰ
１のゲートレベルが接地レベルより高くなろうとする
と、ＮチャネルＭＯＳトランジスタＮ２のドレインのレ
ベルが正方向に変化し、これによりＮチャネルＭＯＳト
ランジスタＮ３のゲートバイアスが増加するため、Ｎチ
ャネルＭＯＳトランジスタＮ３のコンダクタンスが増大
し、ＰチャネルＭＯＳトランジスタＰ１のゲートのレベ
ルの上昇が妨げられる。逆にＰチャネルＭＯＳトランジ
スタＰ１のゲートレベルが接地レベルより低くなろうと
すると、ＮチャネルＭＯＳトランジスタＮ２のドレイン
のレベルが負方向に変化し、これによりＮチャネルＭＯ
ＳトランジスタＮ３のゲートバイアスが減少するため、
ＮチャネルＭＯＳトランジスタＮ３のコンダクタンスが
減少し、ＰチャネルＭＯＳトランジスタＰ１のゲートの
レベルの低下が妨げられる。このようにＰチャネルＭＯ
ＳトランジスタＰ１のゲートのレベルを接地レベルに一
致させる動作が常に行われるのである。
ＯＳトランジスタＰ１のゲートは常に仮想接地状態とさ
れる。すなわち、仮にＰチャネルＭＯＳトランジスタＰ
１のゲートレベルが接地レベルより高くなろうとする
と、ＮチャネルＭＯＳトランジスタＮ２のドレインのレ
ベルが正方向に変化し、これによりＮチャネルＭＯＳト
ランジスタＮ３のゲートバイアスが増加するため、Ｎチ
ャネルＭＯＳトランジスタＮ３のコンダクタンスが増大
し、ＰチャネルＭＯＳトランジスタＰ１のゲートのレベ
ルの上昇が妨げられる。逆にＰチャネルＭＯＳトランジ
スタＰ１のゲートレベルが接地レベルより低くなろうと
すると、ＮチャネルＭＯＳトランジスタＮ２のドレイン
のレベルが負方向に変化し、これによりＮチャネルＭＯ
ＳトランジスタＮ３のゲートバイアスが減少するため、
ＮチャネルＭＯＳトランジスタＮ３のコンダクタンスが
減少し、ＰチャネルＭＯＳトランジスタＰ１のゲートの
レベルの低下が妨げられる。このようにＰチャネルＭＯ
ＳトランジスタＰ１のゲートのレベルを接地レベルに一
致させる動作が常に行われるのである。
【００３８】そして、ＰチャネルＭＯＳトランジスタＰ
１のゲートがこのように仮想接地されていることから、
入力端１０に対する入力電圧を抵抗１１の抵抗値で除算
したものに相当する入力電流Ｉが抵抗１１に流れ、この
入力電流Ｉと定電流源ＣＣ２からの定電流Ｉ20とを加え
た電流Ｉ20＋ＩがＮチャネルＭＯＳトランジスタＮ３に
流れる。このときＮチャネルＭＯＳトランジスタＮ３の
動作点は飽和領域にあり、このＮチャネルＭＯＳトラン
ジスタＮ３にドレイン電流Ｉ20＋Ｉを流すのに必要なゲ
ート電圧がＮチャネルＭＯＳトランジスタＮ２のドレイ
ンから出力される。すなわち、ドレイン電流Ｉ20＋Ｉを
流すのに必要なゲート電圧がＮチャネルＭＯＳトランジ
スタＮ３に与えられていないときには、ＮチャネルＭＯ
ＳトランジスタＮ３のドレインのレベルの上昇→Ｐチャ
ネルＭＯＳトランジスタＰ１のゲートバイアスの減少→
ＮチャネルＭＯＳトランジスタＮ３のゲート電圧の増加
→ＮチャネルＭＯＳトランジスタＮ３のドレインのレベ
ルの上昇防止、という動作が行われ、結局、ドレイン電
流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭ
ＯＳトランジスタＮ３に与えられることとなるのであ
る。
１のゲートがこのように仮想接地されていることから、
入力端１０に対する入力電圧を抵抗１１の抵抗値で除算
したものに相当する入力電流Ｉが抵抗１１に流れ、この
入力電流Ｉと定電流源ＣＣ２からの定電流Ｉ20とを加え
た電流Ｉ20＋ＩがＮチャネルＭＯＳトランジスタＮ３に
流れる。このときＮチャネルＭＯＳトランジスタＮ３の
動作点は飽和領域にあり、このＮチャネルＭＯＳトラン
ジスタＮ３にドレイン電流Ｉ20＋Ｉを流すのに必要なゲ
ート電圧がＮチャネルＭＯＳトランジスタＮ２のドレイ
ンから出力される。すなわち、ドレイン電流Ｉ20＋Ｉを
流すのに必要なゲート電圧がＮチャネルＭＯＳトランジ
スタＮ３に与えられていないときには、ＮチャネルＭＯ
ＳトランジスタＮ３のドレインのレベルの上昇→Ｐチャ
ネルＭＯＳトランジスタＰ１のゲートバイアスの減少→
ＮチャネルＭＯＳトランジスタＮ３のゲート電圧の増加
→ＮチャネルＭＯＳトランジスタＮ３のドレインのレベ
ルの上昇防止、という動作が行われ、結局、ドレイン電
流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭ
ＯＳトランジスタＮ３に与えられることとなるのであ
る。
【００３９】ＮチャネルＭＯＳトランジスタＮ４は、ソ
ースが負電源ＶSSに接続されており、ゲートには、Ｎチ
ャネルＭＯＳトランジスタＮ３と同じく、ＮチャネルＭ
ＯＳトランジスタＮ２のドレインからの出力電圧が与え
られる。ここで、ＮチャネルＭＯＳトランジスタＮ４
は、ＮチャネルＭＯＳトランジスタＮ３と同じサイズを
有している。このため、ＮチャネルＭＯＳトランジスタ
Ｎ３にドレイン電流Ｉ20＋Ｉが流れる場合、このＮチャ
ネルＭＯＳトランジスタＮ４にもドレイン電流Ｉ20＋Ｉ
が流れる。
ースが負電源ＶSSに接続されており、ゲートには、Ｎチ
ャネルＭＯＳトランジスタＮ３と同じく、ＮチャネルＭ
ＯＳトランジスタＮ２のドレインからの出力電圧が与え
られる。ここで、ＮチャネルＭＯＳトランジスタＮ４
は、ＮチャネルＭＯＳトランジスタＮ３と同じサイズを
有している。このため、ＮチャネルＭＯＳトランジスタ
Ｎ３にドレイン電流Ｉ20＋Ｉが流れる場合、このＮチャ
ネルＭＯＳトランジスタＮ４にもドレイン電流Ｉ20＋Ｉ
が流れる。
【００４０】ＰチャネルＭＯＳトランジスタＰ５および
Ｐ６は、各々のソースが正電源ＶDDに接続されている。
そして、上記ＮチャネルＭＯＳトランジスタＮ４のドレ
インが、ＰチャネルＭＯＳトランジスタＰ５のドレイン
およびゲート並びにＰチャネルＭＯＳトランジスタＰ６
のゲートに接続されている。ここで、ＰチャネルＭＯＳ
トランジスタＰ５およびＰ６はカレントミラーを構成し
ている。従って、ＮチャネルＭＯＳトランジスタＮ４に
ドレイン電流Ｉ20＋Ｉが流れるときは、ＰチャネルＭＯ
ＳトランジスタＰ６にもドレイン電流Ｉ20＋Ｉが流れる
こととなる。
Ｐ６は、各々のソースが正電源ＶDDに接続されている。
そして、上記ＮチャネルＭＯＳトランジスタＮ４のドレ
インが、ＰチャネルＭＯＳトランジスタＰ５のドレイン
およびゲート並びにＰチャネルＭＯＳトランジスタＰ６
のゲートに接続されている。ここで、ＰチャネルＭＯＳ
トランジスタＰ５およびＰ６はカレントミラーを構成し
ている。従って、ＮチャネルＭＯＳトランジスタＮ４に
ドレイン電流Ｉ20＋Ｉが流れるときは、ＰチャネルＭＯ
ＳトランジスタＰ６にもドレイン電流Ｉ20＋Ｉが流れる
こととなる。
【００４１】次に、定電流源ＣＣ３は、定電流源ＣＣ２
と同様、定電流Ｉ20を供給可能な定電流源である。この
定電流源ＣＣ３は、一端が正電源ＶDDに接続され、他端
がＮチャネルＭＯＳトランジスタＮ５のドレインおよび
ゲート並びにＮチャネルＭＯＳトランジスタＮ６のゲー
トに接続されている。これらのＮチャネルＭＯＳトラン
ジスタＮ５およびＮ６は、各々のソースが負電源ＶSSに
接続されている。ここで、ＮチャネルＭＯＳトランジス
タＮ５およびＮ６はカレントミラーを構成しており、Ｎ
チャネルＭＯＳトランジスタＮ５には定電流源ＣＣ４か
らの定電流Ｉ20が流れる。従って、ＮチャネルＭＯＳト
ランジスタＮ６にもこれと同じドレイン電流Ｉ20が流れ
ることとなる。
と同様、定電流Ｉ20を供給可能な定電流源である。この
定電流源ＣＣ３は、一端が正電源ＶDDに接続され、他端
がＮチャネルＭＯＳトランジスタＮ５のドレインおよび
ゲート並びにＮチャネルＭＯＳトランジスタＮ６のゲー
トに接続されている。これらのＮチャネルＭＯＳトラン
ジスタＮ５およびＮ６は、各々のソースが負電源ＶSSに
接続されている。ここで、ＮチャネルＭＯＳトランジス
タＮ５およびＮ６はカレントミラーを構成しており、Ｎ
チャネルＭＯＳトランジスタＮ５には定電流源ＣＣ４か
らの定電流Ｉ20が流れる。従って、ＮチャネルＭＯＳト
ランジスタＮ６にもこれと同じドレイン電流Ｉ20が流れ
ることとなる。
【００４２】このＮチャネルＭＯＳトランジスタＮ６の
ドレインは、上述したＰチャネルＭＯＳトランジスタＰ
６のドレインと接続されている。ここで、ＰチャネルＭ
ＯＳトランジスタＰ６には上述した通りドレイン電流Ｉ
20＋Ｉが流れる。一方、ＮチャネルＭＯＳトランジスタ
Ｎ６には定電流Ｉ20が流れる。従って、ＮチャネルＭＯ
ＳトランジスタＮ６およびＰチャネルＭＯＳトランジス
タＰ６の各ドレインの接続点から外部に対し、電流Ｉが
流れ出すこととなる。これが電流オペアンプ１の非反転
出力端（＋）の出力電流である。以上が図２に例示した
電流オペアンプ１の詳細である。
ドレインは、上述したＰチャネルＭＯＳトランジスタＰ
６のドレインと接続されている。ここで、ＰチャネルＭ
ＯＳトランジスタＰ６には上述した通りドレイン電流Ｉ
20＋Ｉが流れる。一方、ＮチャネルＭＯＳトランジスタ
Ｎ６には定電流Ｉ20が流れる。従って、ＮチャネルＭＯ
ＳトランジスタＮ６およびＰチャネルＭＯＳトランジス
タＰ６の各ドレインの接続点から外部に対し、電流Ｉが
流れ出すこととなる。これが電流オペアンプ１の非反転
出力端（＋）の出力電流である。以上が図２に例示した
電流オペアンプ１の詳細である。
【００４３】次に、図３を参照し、電流オペアンプ２の
一構成例について説明する。なお、この図３において図
２における各部と共通する部分については同一の符号を
付し、その説明を省略する。
一構成例について説明する。なお、この図３において図
２における各部と共通する部分については同一の符号を
付し、その説明を省略する。
【００４４】この電流オペアンプ２は、図３において破
線で囲った定電流源ＣＣ４およびＮチャネルＭＯＳトラ
ンジスタＮ７からなる回路を図２に示す電流オペアンプ
１に付加したものである。ここで、ＮチャネルＭＯＳト
ランジスタＮ７は、ＮチャネルＭＯＳトランジスタＮ３
と同じサイズを有しており、そのソースは負電源ＶSSに
接続されており、ゲートにはＮチャネルＭＯＳトランジ
スタＮ２のドレインからの出力電圧が与えられる。この
ため、ＮチャネルＭＯＳトランジスタＮ３にドレイン電
流Ｉ20＋Ｉが流れる場合、このＮチャネルＭＯＳトラン
ジスタＮ７にもドレイン電流Ｉ20＋Ｉが流れる。
線で囲った定電流源ＣＣ４およびＮチャネルＭＯＳトラ
ンジスタＮ７からなる回路を図２に示す電流オペアンプ
１に付加したものである。ここで、ＮチャネルＭＯＳト
ランジスタＮ７は、ＮチャネルＭＯＳトランジスタＮ３
と同じサイズを有しており、そのソースは負電源ＶSSに
接続されており、ゲートにはＮチャネルＭＯＳトランジ
スタＮ２のドレインからの出力電圧が与えられる。この
ため、ＮチャネルＭＯＳトランジスタＮ３にドレイン電
流Ｉ20＋Ｉが流れる場合、このＮチャネルＭＯＳトラン
ジスタＮ７にもドレイン電流Ｉ20＋Ｉが流れる。
【００４５】このＮチャネルＭＯＳトランジスタＮ７の
ドレインは、定電流源ＣＣ４に接続されている。この定
電流源ＣＣ４は定電流Ｉ20を供給可能な定電流源であ
る。一方、ＮチャネルＭＯＳトランジスタＮ７には上述
した通りドレイン電流Ｉ20＋Ｉが流れる。従って、外部
からＮチャネルＭＯＳトランジスタＮ７に電流−Ｉを引
き込むこととなる。これが電流オペアンプ２の反転出力
端（−）の出力電流である。以上が図３に例示した電流
オペアンプ２の詳細である。
ドレインは、定電流源ＣＣ４に接続されている。この定
電流源ＣＣ４は定電流Ｉ20を供給可能な定電流源であ
る。一方、ＮチャネルＭＯＳトランジスタＮ７には上述
した通りドレイン電流Ｉ20＋Ｉが流れる。従って、外部
からＮチャネルＭＯＳトランジスタＮ７に電流−Ｉを引
き込むこととなる。これが電流オペアンプ２の反転出力
端（−）の出力電流である。以上が図３に例示した電流
オペアンプ２の詳細である。
【００４６】なお、上記実施形態では、本発明をバイク
ワッドアクティブフィルタに適用した場合を例に挙げた
が、本発明の適用範囲はこれに限定されるものではな
く、本発明はあらゆるアクティブフィルタに適用可能で
ある。
ワッドアクティブフィルタに適用した場合を例に挙げた
が、本発明の適用範囲はこれに限定されるものではな
く、本発明はあらゆるアクティブフィルタに適用可能で
ある。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、従来からあるアクティブフィルタと全く同じ伝達関
数を有し、しかも、外付けインピーダンスの接続のため
のピン数が従来品よりも少ないアクティブフィルタを実
現することができるという効果がある。
ば、従来からあるアクティブフィルタと全く同じ伝達関
数を有し、しかも、外付けインピーダンスの接続のため
のピン数が従来品よりも少ないアクティブフィルタを実
現することができるという効果がある。
【図１】 この発明の一実施形態であるバイクワッドア
クティブフィルタの構成を示す回路図である。
クティブフィルタの構成を示す回路図である。
【図２】 同実施形態における電流オペアンプ１の構成
例を示す回路図である。
例を示す回路図である。
【図３】 同実施形態における電流オペアンプ２の構成
例を示す回路図である。
例を示す回路図である。
【図４】 従来のアクティブフィルタの構成例を示す回
路図である。
路図である。
【図５】 従来のアクティブフィルタの構成例を示す回
路図である。
路図である。
【図６】 従来のアクティブフィルタの構成例を示す回
路図である。
路図である。
１，２……電流オペアンプ（電流出力型演算増幅器）、
２１，２２……外付けキャパシタ、１７……外付け抵
抗、１１，１２，１６……抵抗。
２１，２２……外付けキャパシタ、１７……外付け抵
抗、１１，１２，１６……抵抗。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/12
Claims (4)
- 【請求項１】 入力端が仮想接地され、当該入力端に入
力される入力電流に対応した電流を１または２以上の出
力端から出力する電流出力型演算増幅器と、 一端が前記電流出力型演算増幅器の１つの出力端に接続
され、他端が接地レベル若しくは基準電源レベルに固定
されたインピーダンスとにより構成された複数の演算要
素を含み、 相互に縦続接続された演算要素については、後段の演算
要素を構成する電流出力型演算増幅器の出力端のうち前
記インピーダンスが接続されてない出力端から出力され
る電流を前記インピーダンスの一端または前段の演算要
素を構成する電流出力型演算増幅器の入力端に供給する
ように構成したことを特徴とするアクティブフィルタ。 - 【請求項２】 入力端が仮想接地され、当該入力端に入
力される電流に対応した電流を出力端から出力する第１
の電流出力型演算増幅器と、 一端が前記第１の電流出力型演算増幅器の出力端に接続
され、他端が接地レベルまたは基準電源レベルに固定さ
れた第１のインピーダンスと、 一端が前記第１の電流出力型演算増幅器の出力端に接続
された抵抗と、 入力端が仮想接地されると共に当該入力端に前記抵抗の
他端が接続され、前記抵抗を介して当該入力端に供給さ
れる電流に対応した電流を２つの出力端から出力すると
ともに、この２つの出力端のうち一方の出力端が前記抵
抗の一端または前記第１の電流出力型増幅器の入力端に
接続されてなる第２の電流出力型演算増幅器と、 一端が前記第２の電流出力型演算増幅器の他方の出力端
に接続され、他端が接地レベルまたは基準電源レベルに
固定された第２のインピーダンスと、 前記第２の電流出力型演算増幅器の他方の出力端と前記
第１の電流出力型増幅器の入力端との間に介挿された帰
還抵抗とを具備することを特徴とするアクティブフィル
タ。 - 【請求項３】 入力端が仮想接地され、当該入力端に入
力される入力電流に対応した電流を１または２以上の出
力端から出力する複数の電流出力型演算増幅器を有し、
かつ、前記複数の電流出力型演算増幅器における少なく
とも２個の電流出力型演算増幅器が縦続接続されてな
り、前記縦続接続された２個の電流出力型演算増幅器の
相互接続点が外付けインピーダンス用端子に接続され、
当該２個の電流出力型演算増幅器における後段のものは
少なくとも２個の出力端を有し、これらの出力端の１つ
が前記外付けインピーダンス接続用端子若しくは２個の
電流出力型演算増幅器における前段のものの入力端に接
続されてなることを特徴とするアクティブフィルタ用集
積回路。 - 【請求項４】 入力端が仮想接地され、当該入力端に入
力される電流に比例した電流を出力端から出力する第１
の電流出力型演算増幅器と、 前記第１の電流出力型演算増幅器の出力端に接続された
第１の外付けインピーダンス用端子と、 一端が前記第１の電流出力型演算増幅器の出力端に接続
された抵抗と、 入力端が仮想接地されると共に当該入力端に前記抵抗の
他端が接続され、前記抵抗を介して当該入力端に入力さ
れる電流に対応した電流を２つの出力端から出力すると
ともに、この２つの出力端のうち一方の出力端が前記抵
抗の一端または前記第１の電流出力型増幅器の入力端に
接続されてなる第２の電流出力型演算増幅器と、 前記第２の電流出力型演算増幅器の他方の出力端に接続
された第２の外付けインピーダンス用端子と、 前記第２の電流出力型演算増幅器の他方の出力端と前記
第１の電流出力型増幅器の入力端との間に介挿された帰
還抵抗とを具備することを特徴とするアクティブフィル
タ用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30132997A JP3166681B2 (ja) | 1997-10-31 | 1997-10-31 | アクティブフィルタおよびアクティブフィルタ用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30132997A JP3166681B2 (ja) | 1997-10-31 | 1997-10-31 | アクティブフィルタおよびアクティブフィルタ用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136090A JPH11136090A (ja) | 1999-05-21 |
| JP3166681B2 true JP3166681B2 (ja) | 2001-05-14 |
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ID=17895557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30132997A Expired - Fee Related JP3166681B2 (ja) | 1997-10-31 | 1997-10-31 | アクティブフィルタおよびアクティブフィルタ用集積回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3166681B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5500993B2 (ja) * | 2010-01-05 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそれを搭載した無線通信端末 |
| JP5665571B2 (ja) * | 2011-01-28 | 2015-02-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびその動作方法 |
| EP2566048B1 (en) | 2011-09-01 | 2019-01-02 | NF Corporation | Amplifier circuit |
| EP3504793A1 (en) * | 2016-09-14 | 2019-07-03 | Huawei Technologies Co., Ltd. | Filter circuit with programmable gain and frequency response |
-
1997
- 1997-10-31 JP JP30132997A patent/JP3166681B2/ja not_active Expired - Fee Related
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| Title |
|---|
| 電気学会研究会資料（ＥＣＴ９７−６５）、１９９７年６月１９日 |
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| Publication number | Publication date |
|---|---|
| JPH11136090A (ja) | 1999-05-21 |
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