KR100597419B1 - 전류 감지 증폭기를 포함하는 집적 회로 - Google Patents

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Abstract

집적 회로 내의 메모리는 전류 감지 증폭기(current sense amplifier)를 포함한다. 전류 감지 증폭기는 교차 결합된 게이트와 드레인을 구비하는 제 1 및 제 2 입력 트랜지스터를 포함하고, 각각의 트랜지스터는 각각의 메모리 비트 라인에 접속된 소스를 구비한다. 제 1 및 제 2 입력 트랜지스터의 드레인에서 방출되는 전류는 제각기 제 1 및 제 2 부하 트랜지스터(load transistor)의 소스-드레인 채널(source-drain channels)을 향하도록 유도된다. 제 1 및 제 2 입력 트랜지스터의 드레인은 제 1 및 제 2 부하 트랜지스터의 소스-게이트 링크를 경유하여 공통 노드에 접속된다. 제 1 및 제 2 부하 트랜지스터의 게이트/소스 전압 강하 방향은 상보형 비트 라인과 공통 노드 사이의 제 1 및 제 2 입력 트랜지스터의 게이트/소스 전압 강하 방향과 반대의 방향으로 배열된다.

Description

전류 감지 증폭기를 포함하는 집적 회로{CURRENT SENSE AMPLIFIER}
본 발명은 청구항 1의 전제 부분에서 설명된 바와 같은 집적 회로에 관한 것이다.
미국 특허 출원 제 5,253,137 호는 전류 감지 증폭기(current sense amplifier)를 구비하는 메모리에 관해 개시하고 있다. 전류 감지 증폭기는 한 쌍의 상보형 비트 라인으로부터 출력된 전류를 조정함으로써 비트 라인들 사이의 전위차를 항상 0으로 유지한다. 전위차는 메모리 출력 신호를 발생시키는데 사용된다. 비트 라인들 간의 전위차를 일정하게 유지함으로써, 비트 라인을 충전하고 등화(equalizing)하기 위해 요구되는 지연을 피할 수 있다.
미국 특허 제 5,253,137 호에 따른 메모리는 2개의 전원 접속부(power supply connections)를 가지고 있다. 감지 증폭기의 입력단은 각각의 비트 라인을 경유하여 제 1 전원 접속부에 접속되어 있다. 감지 증폭기는 두 개의 전류 브랜치(current branches)를 포함한다. 감지 증폭기의 각 입력단은 자신의 전류 브랜치를 경유하여 제 2 전원 접속부에 접속되어 있다. 각각의 전류 브랜치는 비트 라인과 제 1 전원 접속부 사이에서 연속적으로 PMOS 입력 트랜지스터(PMOS input transistor)와 PMOS 부하 트랜지스터(PMOS load transistor)의 소스-드레인 채널을 포함한다. 각각의 브랜치 내에 있는 입력 트랜지스터의 게이트는 다른 전류 브랜치 내에 있는 입력 트랜지스터의 드레인에 교차 결합되어 있다. 부하 트랜지스터의 게이트는 제 2 전원 접속부에 접속되어 있다.
작동 중에, 감지 증폭기는 감지 증폭기의 입력단으로부터 2개의 브랜치의 공통 노드를 형성하는 제 2 전원 접속부까지의 전압 강하를 등화(equalize)한다. 동일 전류 브랜치 내에 있는 입력 트랜지스터와 부하 트랜지스터의 게이트/소스 전압은, 동일한 전류를 도출시키기 때문에 사실상 동일하다. 이러한 교차 결합은, 각 전류 브랜치 양단의 전압 강하가 각 브랜치에 있는 하나의 트랜지스터의 게이트 소스 전압 강하의 합이 되게 한다.
이 회로의 단점은 이 회로를 동작시키기 위해서 적어도 2개의 게이트/소스 임계 전압의 전원 전압이 필요하다는 것이다.
본 발명의 목적은 낮은 공급 전압에서도 작동하는 전류 감지 증폭기와 메모리를 구비하는 집적 회로를 제공하는 것이다.
본 발명에 따른 집적 회로는 청구항 1에 설명되어 있다. 감지 증폭기 내에서 부하 트랜지스터의 게이트/소스 전압 강하는 입력 트랜지스터의 게이트 소스 전압 강하의 방향에 대해 반대의 방향이 된다. 따라서, 감지 증폭기의 입력단으로부터 부하 트랜지스터의 공통 노드까지의 전압 강하는, 종래 기술에서와 같이 입력 트랜지스터와 부하 트랜지스터의 게이트-소스 전압 강하값의 합이 아니라 입력 트랜지스터와 부하 트랜지스터의 게이트-소스 전압 강하값의 차이이다. 종래 기술에서와 같이, 교차 결합은 감지 증폭기의 입력단으로부터 공통 포인트(common point)까지의 전압 강하가 등화되게 한다. 그러나 이들 입력 및 공통 노드 사이의 전압 강하는 종래 기술에 비해 작기 때문에, 낮은 공급 전압으로도 충분하다.
일반적으로, 메모리 셀의 상보형 출력단이 제각기의 메모리 비트 라인에 접속되는 것에 의해, 메모리 셀의 전체 열이 이러한 방식으로 비트 라인에 접속될 수 있으며, 메모리 선택 신호는 어떤 메모리 셀이 비트 라인을 통과하는 전류에 영향을 줄 수 있는지를 결정한다. 그러나, 단구형 출력단(single ended outs)을 갖는 메모리 셀을 사용할 수도 있다. 그러한 경우에, 비트 라인 중 하나의 비트 라인은 메모리 셀에 접속되고 다른 하나의 비트 라인은 기준 전류원(더미 셀(dummy cell))에 접속될 수 있다.
본 발명에 따른 집적 회로의 일실시예에서, 입력 트랜지스터와 부하 트랜지스터는 모두 동일한 도전 타입으로 이루어진다. 따라서, 부하 트랜지스터 및 입력 트랜지스터의 게이트-소스 전압 강하는 이들 트랜지스터를 통해 동일한 전류가 통과하게 함으로써 용이하게 등화될 수 있다.
본 발명에 따른 집적 회로에 대한 다른 실시예에서, 공통 노드는 공통 전류원을 경유하여 비트 라인과 동일한 전원 접속부에 접속된다. 따라서, 하나의 부하 트랜지스터의 채널을 통과하는 전류의 변동은 다른 부하 트랜지스터를 통과하는 전류가 반대로 변동되게 한다.
다른 실시예에서, 입력 트랜지스터의 드레인은 제각기 제 1 및 제 1 전류원을 경유하여 제 2 전원 접속부에 접속된다. 따라서, 입력 트랜지스터의 드레인을 통과하는 전류의 변동은 이러한 드레인이 접속된 부하 트랜지스터의 채널을 통과하는 전류가 반대로 변동되게 한다. 이는 입력단과 공통 노드 사이의 전압 강하가 서로 더욱 밀접한 관련을 갖게 한다. 제 1 및 제 2 전류원은 스위칭 가능하게 구성되어, 메모리로부터의 판독이 불가능한 경우에 오프로 스위칭될 수 있게 하는 것이 바람직하다. 제 1 및 제 2 전류원은 입력 트랜지스터의 드레인 상의 전위를 비트 라인이 접속된 전원의 전위가 되게 하는 스위치를 포함하는 것이 더욱 바람직하다. 이것은 감지 증폭기를 더욱 빠르게 오프로 스위칭하고, 부동 노드(floating nodes)를 방지한다.
다음의 도면을 참조하여 본 발명에 따른 집적 회로의 상술된 유리한 측면 및 다른 유리한 측면을 설명하기로 한다.
도 1은 감지 증폭기를 갖는 메모리를 도시하는 도면이다.
도 2는 감지 증폭기의 일실시예를 도시하는 도면이다.
도 3은 출력 버퍼를 도시하는 도면이다.
도 1은 감지 증폭기를 갖는 메모리를 도시한다. 메모리는 다수의 메모리 셀을 포함하고 있는데, 도면에서는 하나의 메모리 셀(10)만이 도시되어 있다. 메모리 셀(10)은 열 내에 배치되어 있으며, 열 내에 있는 셀(10)은 한 쌍의 비트 라인(11a, 11b)에 접속되어 있다. 비트 라인(11a, 11b)은 감지 증폭기(12)에 접속되어 있다.
도 1은 본 발명의 동작에 있어서 기능적인 감지 증폭기의 측면만을 나타내고 있다. 감지 증폭기(12)는 제 1 및 제 2 PMOS 입력 트랜지스터(14a, 14b)를 포함하고, 각 트랜지스터는 제각기 비트 라인(11a, 11b)에 접속된 소스를 구비한다. 각 PMOS 입력 트랜지스터(14a, 14b)의 드레인은 다른 PMOS 입력 트랜지스터(14a, 14b)의 게이트에 접속되어 있다. 제 1 및 제 2 입력 트랜지스터(14a, 14b)의 드레인은 제각기 제 1 및 제 2 PMOS 부하 트랜지스터(16a, 16b)의 채널을 경유하여 공통 노드(18)에 접속되어 있다.
작동 중에, 메모리 셀(10)은 감지를 실행하는 동안에 비트 라인(11a, 11b)에 도전 가능하게 접속되고, 비트 라인(11a, 11b)으로부터 전류를 도출하는데, 메모리 셀(10)의 상태에 따라 다른 비트 라인보다는 소정의 비트 라인(11a, 11b)으로부터 더 많은 전류를 도출한다.
감지 증폭기(12)는 비트 라인(11a, 11b)의 전위들 사이의 차이를 0으로 조정한다. 비트 라인들(11a, 11b) 사이의 전위차는, 제 1 입력 트랜지스터(14a)의 소스 게이트 전압과, 제 2 부하 트랜지스터(16b)의 게이트-소스 전압과, 제 1 부하 트랜지스터(16a)의 소스-게이트 전압과, 제 2 입력 트랜지스터(14b)의 게이트-소스 전압의 연속적인 합계이다.
V(11a-11b)=-Vgs(14a)+Vgs(16b)-Vgs(16a)+Vgs(14b)
이 전위차는 트랜지스터의 높은 트랜스컨덕턴스(transconductance)(g)(채널 전류 변동량과 게이트 소스 전압 변동량 사이의 비율)에 기인하여 이미 거의 일정하고, Vgs의 변동량은 메모리 셀로 인해 전류의 변동량보다 1/g 계수만큼 더 적다.
추가하여, 입력 트랜지스터(14a, 14b)의 게이트와 드레인 사이의 교차 결합은, 해당 입력 트랜지스터(14a, 14b)의 채널을 통한 전류가 상승되도록 메모리 셀(10)이 소정의 입력 트랜지스터(14a, 14b)의 소스 전위를 상승시킬 때, 채널에 접속된 부하 트랜지스터(16a, 16b)는 다른 입력 트랜지스터의 소스 전위를 상승시키는 것에 의해 다른 입력 트랜지스터(14a, 14b)의 소스 전위도 상승되게 하는 것을 의미한다. 따라서, 비트 라인 사이의 전위차는 상쇄된다. 교차 결합은 루프를 형성하기 때문에, 이 상쇄 효과는 피드백 효과에 의해 강화된다.
이상적으로, 메모리 셀(10)에 의해 야기되는 전류 변동에 의해서, 입력 트랜지스터(14a, 14b)와 부하 트랜지스터(16a, 16b)(이들의 채널은 서로 접속되어 있음) 내의 게이트 소스 전위 변동이 동일하지만 반대로 변동되는 경우에는 다음식과 같고,
dVgs(14a)=-dVgs(16a) 및 dVgs(14b)=-dVgs(16b)
비트 라인(11a, 11b) 사이의 전위차는 완전히 억제된다.
감지 증폭기(12) 내의 게이트-소스 전압 강하의 방향이 교번적이라는 것을 유의해야 한다. 감지 증폭기(12)의 모든 노드는 게이트 소스 전이를 이용하여 다른 노드에 접속된다. 이들 전이 중 2개의 전이는 동일한 방향에서 게이트-소스 전압 강하와 직렬로 배치되지 않는다. 따라서, 감지 증폭기(12) 내의 다른 노드로부터 떨어져 있는 동일 감지 증폭기(12) 내의 노드들 중 어떤 노드의 전위도 하나의 게이트 소스 전압보다 크기 않다.
그 결과로, 감지 증폭기(10)는 매우 낮은 공급 전압에서 동작하게 된다. 또한, 입력 트랜지스터(14a, 14b) 및 부하 트랜지스터(16a, 16b)의 백게이트 바이어스(backgate bias)가 밀접하게 매칭(matching)되는 것에 의해, 입력 트랜지스터(14a, 14b) 및 부하 트랜지스터(16a, 16b) 양단의 소스 게이트 전압 강하는 동일 채널 전류에서 서로 밀접하게 매칭될 것이다.
PMOS 부하 트랜지스터(16a, 16b) 대신에, 게이트가 드레인, 즉, 공통 노드(18)에 접속되어 있는 NMOS 부하 트랜지스터를 사용할 수 있다. 그러나, 이 경우에는, 메모리에 의해 야기되는 전류의 변동이 부하 트랜지스터(16a, 16b)와 입력 트랜지스터(14a, 14b) 내에 동일하지만 반대되는 게이트-소스 전압 변동을 유발시키기를 원할 때, 더욱 복잡한 트랜지스터 매칭이 요구된다.
도 2는 감지 증폭기(12)의 일실시예를 도시한다. 도 1에 도시된 구성 요소에 추가하여, 도 2는 제 1 및 제 2 전원 접속부(Vdd, Vss)를 도시한다. 비트 라인(11a, 11b)은 제각기 부하(26a, 26b)를 경유하여 제 1 전원 접속부(Vdd)에 접속되어 있다.
도 1에 도시된 구성 요소에 추가하여, 감지 증폭기(12)는 제 1 및 제 2 NMOS 전류원 트랜지스터(22a, 22b)와, PMOS 공통 임피던스 트랜지스터(20)와, PMOS 출력 트랜지스터(24a, 24b)를 포함한다.
제 1 입력 트랜지스터(14a) 및 제 1 부하 트랜지스터(16a)의 드레인의 접속부는 제 1 NMOS 전류원 트랜지스터(22a)의 채널을 경유하여 제 2 전원 접속부(Vss)에 접속되어 있다. 제 2 입력 트랜지스터(14b) 및 제 2 부하 트랜지스터(16b)의 드레인의 접속부는 제 2 NMOS 전류원 트랜지스터(22b)의 채널을 경유하여 제 2 전원 접속부(Vss)에 접속되어 있다. NMOS 전류원 트랜지스터(22a, 22b)의 게이트는 서로 접속되어 있고, 또한 선택 입력단(Ysel)에 접속되어 있다.
공통 노드(18)는 공통 임피던스 트랜지스터(20)의 채널을 경유하여 제 1 전원 접속부(Vdd)에 접속되어 있다. 공통 임피던스 트랜지스터(20)의 게이트는 제 2 전원 접속부(Vss)에 접속되어 있다.
제 1 PMOS 출력 트랜지스터(24a)의 게이트와 소스는 제 1 입력 트랜지스터(14a)의 게이트와 소스에 병렬로 접속되어 있다. 제 2 PMOS 출력 트랜지스터(24b)의 게이트와 소스는 제 2 입력 트랜지스터(14a)의 게이트와 소스에 병렬로 접속되어 있다.
작동 중에, 제 1 및 제 2 NMOS 전류원 트랜지스터(22a, 22b)는, 입력 트랜지스터(14a, 14b)를 통한 전류 변동이 부하 트랜지스터(16a, 16b)로 완전하게 전달되어, 자신들의 드레인에 의해 접속되어 있는 입력 트랜지스터와 부하 트랜지스터가 반대의 전류 변동을 갖게 하는 기능을 수행한다. 이는 메모리에 의해 야기되는 전류의 변동이 부하 트랜지스터(16a, 16b)와 입력 트랜지스터(14a, 14b) 내에 동일하지만 반대되는 게이트-소스 전압 변동을 유발시키는 것을 용이하게 한다. 전류원 대신에 다른 임피던스 회로를 사용할 수도 있지만, 그렇게 되면 부하 트랜지스터 내의 전류 변동이 작아질 것이다.
각각의 전류원 트랜지스터(22a, 22b)는 각각의 입력 트랜지스터(14a, 14b)를 통해 각각의 비트 라인(11a, 11b)으로부터 흐르는 휴지 전류(quiescent current)를 2배로 공급하는 것이 바람직하다. 따라서, 부하 트랜지스터(16a, 16b)를 통과하는 휴지 전류는 입력 트랜지스터(14a, 14b)를 통과하는 전류와 동일하게 되어, 입력 트랜지스터와 부하 트랜지스터의 크기가 동일할 때 비트 라인(11a, 11b) 상의 전위가 동일하게 된다. 따라서, 전류 변동에 응답하는 부하 트랜지스터(16a, 16b) 및 입력 트랜지스터(14a, 14b)의 게이트-소스 전압 변동은 더욱 밀접하게 매칭된다. 이는 메모리에 의해 야기되는 전류의 변동이 부하 트랜지스터(16a, 16b)와 입력 트랜지스터(14a, 14b) 내에서 동일하지만 반대되는 게이트-소스 전압 변동을 유발시킬 수 있게 한다.
출력 트랜지스터(24a, 24b)는 입력 트랜지스터(14a, 14b)를 통과하는 전류에 비례하는 출력 전류를 도출시키고, 이 전류를 이용하여 출력 회로(도시하지 않음)를 구동시킬 수 있다.
공통 임피던스 트랜지스터(20)는 부하(26a, 26b) 양단의 평균 전압 강하와 동일한 전압 강하를 제공하는 것이 바람직하다. 따라서, 전류 변동에 응답하는 부하 트랜지스터(16a, 16b)와 입력 트랜지스터(14a, 14b)의 게이트-소스 전압 변동은 더욱 밀접하게 매칭된다. 출력 트랜지스터(24a, 24b)가 입력 트랜지스터(14a, 14b)의 전류를 n배로 도출하면, 비트 라인을 통과하는 전류는 입력 트랜지스터(14a, 14b)를 통과하는 전류의 n+1배가 된다. 따라서, 동일한 전압 강하를 제공하기 위해서는, 임피던스 트랜지스터(20)의 소스-드레인 임피던스가 비트 라인에 접속된 임피던스의 약 (n+1)/2배가 되어야 한다.
전류원 트랜지스터(22a, 22b)는 감지 증폭기를 온 및 오프로 스위칭시키는데 사용되는 것이 바람직하다. 이를 위하여, 이러한 전류원 트랜지스터(22a, 22b)의 게이트는 선택 신호(Ysel)를 수신한다. 이 신호(Ysel)가 낮으면, 감지 증폭기는 오프로 스위칭되고, 전류가 소모되지 않는다. 신호(Ysel)가 높으면, 감지 증폭기는 활성 상태가 된다.
감지 증폭기의 작은 신호 분석은 감지 증폭기의 주파수 의존 성향이 입력 트랜지스터(14a, 14b)의 게이트 소스 캐패시턴스(Cc)와, 입력 트랜지스터(14a, 14)의 드레인-Vss 캐패시턴스(Ca)와, 적은 정도이지만 비트 라인 캐패시턴스(Cb)에 의존한다는 것을 나타낸다. 또한, 응답은 입력 트랜지스터(14a, 14b)의 트랜스컨덕턴스 및 부하 트랜지스터(16a, 16b)의 mg에 의존한다. 복소 주파수인 s(i*2*pi*F)에 있어서, 비트 라인 전압(Vx, Vy) 사이의 차이는 입력 트랜지스터(14a, 14b)를 통과하는 전류(I1, I2) 사이의 차이에 대해 다음과 같은 선형 함수가 되고,
Vx-Vy = {((m-1)g+s(Ca+Cc))/(mg+sCa)}*(I1-I2)/g
주파수(s)가 작고 m이 1에 가까운 경우에, 이 차이는 작아진다. 따라서, 감지 증폭기는 비트 라인의 전위를 동일하게 유지하는 바람직한 효과를 갖는다는 것을 알 수 있다. 감지 증폭기의 차동 출력 전류(Io)를 메모리 셀 전류(Ic)로 나눈 것은 대략적으로 이하의 식으로 제시할 수 있고,
Io/Ic= K/(1+s*2B/A+s*s/(A*A))
다시 말해, 입력 전류 변동에 대한 차동 출력 전류 응답은 제로 주파수 이득 "K"를 갖는데, 여기에서,
K=n/(n+1)이다.
(n은 입력 트랜지스터(14a, 14b)의 W/L 비율과 출력 트랜지스터(24a, 24b)의 W/L 비율 사이의 계수임). 출력 전류 응답은 주파수(A)에 근접하는 공진 피크에 대한 2차 주파수 의존성을 갖는데, 이는 다음식과 같다(sqrt()는 제곱근 함수임).
A= g sqrt([n+1]/[(Ca+Cc)*Cb])
공명의 감쇄율(damping fasctor) "B"는 다음식과 같다(Rb는 비트 라인(10a, 10b)에 접속된 부하의 임피던스임).
B= 0.5*{1/(g*Rb)+Cb(m-1)/(Ca+Cc)}/sqrt{(n+1)*Cb/(Ca+Cc)}
m이 1 이상이면 감쇄율이 0보다 확실히 크다는 것을 유의하라. 사실상, 회로의 안정성을 확보하기 위해서는 m>1인 것이 바람직하다. 공명(ringing)을 감소시키기 위해서는, B>0.5인 것이 바람직하다. 이것은 m을 1보다 큰 값으로 선택하는 것에 의해 보장될 수 있다.
결과적으로, 비트 라인 전압의 등화는 완전하지는 않다고 해도 충분하지만, 감쇄율(B)은 낮은 비트 라인 캐패시턴스 값(Cb) 및 높은 비트 라인 캐패시턴스 값(Cb) 모두에 대해서 증가할 것이다.
이는 여러 회로 디자인 내에서 여러 크기를 갖는 메모리를 내장하는데 사용되는 회로의 라이브러리 내의 감지 증폭기용으로 특히 유리하다. 이 경우에, 감지 증폭기는 여러가지 크기를 갖는 메모리의 안정성을 확보하기 위하여 재설계될 필요가 없다.
감지 증폭기에 대한 일례에서, gRb=1/3, n=3, Cb=1pF 및 Ca+Cc=0.2pF이다. 이 경우에, m의 값을 적어도 1.29가 되게 하면 감쇄율(B)은 0.5이상이 된다.
감지 증폭기의 지연은 다음의 식으로 주어진다.
지연={(Ca+Cc)/(g*Rb)+Cb(m-1)}/{(n+1)*g}
m=1인 경우에, 이 지연은 비트 라인의 캐패시턴스와는 무관하다. 예를 들어, n=3, Ca+Cc=0.2pF, gRb=1/3, m=1 및 g=1/(7kOhm)인 경우에, 1.1 나노초의 지연 값을 얻을 수 있다. 이 지연은 1.5볼트 정도로 낮은 공급 전압에 대해서 실현될 수 있다. m>1인 경우에, 안정성을 확보하기 위하여 지연은 비트 라인 캐패시턴스(Cb)에 의해 약간 증가하지만, m이 1에 가까워질수록 비트 라인 캐패시턴스에 대한 의존성이 매우 작아진다.
이는 감지 증폭기가, 여러 가지 회로 디자인에서 여러 크기를 갖는 메모리를 내장하는데 이용되는 회로의 라이브러리용으로 사용되기에 매우 적합하게 한다.
추가하여, 감지 증폭기는 단지 9개의 트랜지스터만을 포함하고, 그 중 2개만이 최소 크기 이상을 갖기 때문에, 감지 증폭기는 단지 작은 반도체 기판 영역만을 이용한다. 오로지 하나의 제어 신호(Ysel)만이 이용되고, 이 신호는 그 타이밍이 중요하지 않다. 전형적으로는 메모리 셀 전류의 4배 미만의 작은 전류가 소모된다.
도 3은 전류 감지 증폭기용 출력 버퍼를 도시한다. 출력 버퍼는 도 1 및 도 2에 도시된 감지 증폭기에 접속되어 있다. 설명의 명확성을 위해, 감지 증폭기의 부분 중에서 출력 버퍼에 접속된 부분만을 도시하였다.
도 3에는 비트 라인(11a, 11b)과, 입력 트랜지스터(14a, 14b)와, 제 1 및 제 2 출력 트랜지스터(24a, 24b)와, 추가적인 제 1 및 제 2 출력 트랜지스터(30a, 30b)가 도시되어 있다. 제 1 입력 트랜지스터(14a), 제 1 출력 트랜지스터(24a) 및 추가적인 제 1 출력 트랜지스터(30a)의 소스는 서로 접속되어 있고, 또한 제 1 비트 라인(11a)에 접속되어 있다. 제 1 입력 트랜지스터(14a), 제 1 출력 트랜지스터(24a) 및 추가적인 제 1 출력 트랜지스터(30a)의 게이트도 서로 접속되어 있다. 이와 유사하게, 제 2 입력 트랜지스터(14b), 제 2 출력 트랜지스터(24b) 및 추가적인 제 2 출력 트랜지스터(30b)의 소스는 서로 접속되어 있고, 또한 제 2 비트 라인(11b)에 접속되어 있다. 제 2 입력 트랜지스터(14b), 제 2 출력 트랜지스터(24b) 및 추가적인 제 2 출력 트랜지스터(30b)의 게이트도 서로 접속되어 있다.
제 1 및 제 2 출력 트랜지스터(24a, 24b)의 드레인은 제 1 및 제 2 출력 노드(35a, 35b)에 제각기 접속되어 있다. 추가적인 제 1 및 제 2 출력 트랜지스터(30a, 30b)의 드레인은 제각기 제 1 전류 미러(32a, 33b) 및 제 2 전류 미러(32b, 33a)를 통해 제 2 및 제 1 출력 노드에 교차 방식으로 접속되어 있다.
출력 버퍼는 풀-다운 트랜지스터(pull-down transistor)(36a, 36b)와, 교차 결합형 인버터(38a, 38b)를 더 포함한다. 제 1 및 제 2 출력 노드(35a, 35b)는 제각기 제 1 및 제 2 풀-다운 트랜지스터(36a, 36b)의 게이트에 접속되어 있다. 이러한 풀-다운 트랜지스터(36a, 36b)의 소스는 Vss에 접속되어 있고, 그의 드레인은 교차 결합형 인버터(38a, 38b)의 제각기의 입력단에 접속되어 있다. 출력 인버터(390)는 교차 결합형 인버터(38a, 38b) 중 하나의 입력단에 접속되어 있다.
작동 중에, 출력 트랜지스터(24a, 24b)와 추가적인 출력 트랜지스터(30a, 30b)는 모두 비트 라인(11a, 11b) 사이의 전류차에 의해 결정되는 게이트 소스 전압을 수신한다. 결과적으로, 이 트랜지스터(24a, 24b, 30a, 30b)의 드레인으로부터 흐르는 전류는 비트 라인(11a, 11b)의 전류들 사이의 차이에 비례하여 달라진다. 출력 트랜지스터로부터의 전류는 곧바로 출력 노드(35a, 35b)로 흐른다. 추가적인 출력 트랜지스터(30a, 30b)로부터 흐르는 전류는 출력 노드(35a, 35b)에 대해 교차 방식으로 반사된다. 따라서, 각각의 출력 노드(35a, 35b)로부터 흐르는 전류는 다른 출력 노드(35a, 35b) 내부로 흘러 들어가는 전류에 비례한다.
추가적인 출력 트랜지스터(30a, 30b)와 전류 미러 트랜지스터(32a, 32b, 33a, 33b)의 트랜지스터 크기의 조합이 출력 트랜지스터(24a, 24b)의 트랜지스터 크기와 관련되도록 설계되어, 관련 전류 미러(32a, 32b, 33a, 33b)를 경유하여 각각의 출력 노드(35a, 35b)로부터 외부로 흐르는 전류는 다른 출력 노드(35a, 35b)에 접속된 출력 트랜지스터(24a, 24b)로부터 다른 출력 노드(35a, 35b) 내부로 흐르는 전류보다 계수 "F"만큼 크게 된다. 계수 F는 추가적인 출력 트랜지스터(30a, 30b)의 W1/L1과 출력 트랜지스터(24a, 24b)의 W/L 비율인 "A"((W1/L1)/(W2/L2))와, 전류 미러의 전류 증폭 계수 B를 합성한 값으로서 F=B/A로 표시된다.
계수 "F"는 1보다는 크지만, 메모리 셀이 비트 라인(11a, 11b)에 접속될 때 2개의 비트 라인(11a, 11b)으로부터의 전류 사이의 비율보다는 작게 설계된다. 이 비율은 메모리 셀이 비트 라인(11a, 11b)에 능동적으로 접속되지 않은 경우에 2개의 출력 노드(35a, 35b)가 낮아지게 하고, 메모리 셀이 능동적으로 접속된 경우에 출력 노드(35a, 35b) 중의 하나를 상승되게 한다. 출력 노드(35a, 35b) 중 위와 같이 상승되는 하나의 출력 노드는 메모리 셀 내에 저장된 비트에 따라 상승된다.
따라서, 교차 결합형 인버터(38a, 38b)는, 메모리 셀이 비트 라인(11a, 11b)에 능동적으로 접속되어 있지 않은 한, 동일한 상태로 유지된다. 결과적으로, 메모리 셀의 능동적인 접속이 이루어지기 전에는 출력 버퍼를 리셋(reset)할 필요가 없다. 메모리 셀 내에 저장된 2개의 가능한 비트 값 중에서 오직 하나의 비트값만이 교차 결합된 인버터(38a, 38b)의 쌍을 스위칭하기 위해 전력을 소모하게 된다.
전류 감지 증폭기를 위한 용도 외에도, 출력 스테이지는 예를 들면 A/D 또는 D/A 컨버터 내의 비교기 내에서도 이용될 수 있다.
감지 동작이 완료된 후에, 출력 트랜지스터(24a, 24b) 및 추가적인 출력 트랜지스터(30a, 30b)를 통해 흐르는 전류는 오프로 스위칭될 수 있다. 이 상태에서, DC 전류는 출력 버퍼에 의해 도출되지 않기 때문에 추가적인 전력 소모가 방지된다.
출력 버퍼는 매우 빠르고, 낮은 전압에서 작동한다. 일실시예에서, 출력 트랜지스터(24a, 24b)에 대해 32의 W/L 비율이 사용되고, 추가적인 출력 트랜지스터(30a, 30b)에 대해 16의 W/L 비율이 사용되며, 전류 미러의 입력 트랜지스터(32a, 32b)에 대해 2.8의 W/L 비율이 사용되고, 전류 미러의 출력 트랜지스터(33a, 33b)에 대해 6.8의 W/L 비율이 사용된다. 풀-다운 트랜지스터(36a, 36b)에 대해 8의 W/L 비율이 사용되고, 교차 결합형 인버터(38a, 38b)(출력 인버터에 접속된 인버터(38b)가 가장 큰 W/L 비율을 가짐) 내의 (PMOS W/L)/(NMOS W/L) 비율에 대해서는 0.93/0.35 및 1.46/0.55가 사용된다. 이는 1.5 볼트의 공급 전압에서 단지 0.98나노초의 판독 지연만이 발생되게 한다. 회로는 공급 전압이 0.5볼트 미만이 될 때까지 작동 가능하게 유지된다(지연은 증가됨). 2.5볼트의 공급 전압에서, 지연은 0.64나노초이다.
물론, 도 2에 도시된 감지 증폭기와 조합하여 다른 출력 스테이지를 사용할 수도 있다. 예를 들어, 오직 하나의 출력 노드(35a)와 오직 하나의 전류 미러(32b, 33a)만을 사용하여 출력 트랜지스터(24a)로부터의 이득과, 추가적인 출력 트랜지스터(30b) 및 전류 미러(32b, 33a)를 조합한 것으로부터의 이득을 동일하게 획득할 수 있다. 따라서, 하나의 출력 노드(35a)는 논리 회로로서 사용될 수 있다. 다른 예에서, 제 1 및 제 2 NMOS 전류 미러는 제 1 및 제 2 출력 트랜지스터(24a, 24b)에 제각기 접속될 수 있는데, 여기에서 제 1 NMOS 전류 미러의 출력단은 논리 출력 노드에 직접 접속되고, 제 2 NMOS 전류 미러의 출력단은 PMOS 전류 미러를 경유하여 출력 노드에 접속된다. 출력 트랜지스터(24a, 24b)로부터의 전류 및 그의 게이트 소스 전압을 이용하는 출력 버퍼에 대한 여러 가지 변형이 이루어질 수 있다.

Claims (9)

  1. 메모리를 포함하는 집적 회로로서,
    상기 메모리는,
    메모리 비트 라인과,
    교차 결합된 게이트와 드레인을 구비하고, 각각의 상기 메모리 비트 라인에 제각기 접속된 소스를 구비하는 제 1 및 제 2 입력 트랜지스터와,
    공통 노드(common node)와,
    제 1 및 제 2 부하 트랜지스터(load transistor)-상기 제 1 및 제 2 입력 트랜지스터의 상기 드레인은 제각기 상기 제 1 및 제 2 부하 트랜지스터의 소스-게이트 링크를 경유하여 상기 공통 노드에 접속됨-와,
    상기 제 1 및 제 2 입력 트랜지스터의 상기 드레인과 상기 제 1 및 제 2 부하 트랜지스터의 상기 소스-드레인 채널 사이의 전류 전달 접속부(current transfer connection)
    를 구비하고,
    상기 집적 회로에서 상기 제 1 및 제 2 부하 트랜지스터의 게이트/소스 전압 강하 방향은 상기 메모리 비트 라인과 상기 공통 노드 사이의 상기 제 1 및 제 2 입력 트랜지스터의 게이트/소스 전압 강하 방향에 대해 반대 방향으로 배열되는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 입력 트랜지스터와 상기 제 1 및 제 2 부하 트랜지스터는 모두 동일한 도전 타입을 갖고, 상기 제 1 및 제 2 부하 트랜지스터의 상기 게이트는 상기 제 1 및 제 2 입력 트랜지스터의 상기 드레인에 각각 접속하는 집적 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 입력 트랜지스터의 상기 소스는 상기 비트 라인을 경유하여 제 1 전원 공급 노드에 접속되고, 상기 공통 노드는 공통 전류원 회로(common current source circuit)를 경유하여 제 1 전원 접속부에 접속되어 있는 집적 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 입력 트랜지스터의 상기 드레인은 제 1 및 제 2 전류원을 통해 제 2 전원 접속부에 각각 접속되어 있는 집적 회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 전류원은 메모리 판독이 불가능한 제로 전류 상태(zero current state)와 메모리 판독이 가능한 전류 공급 상태(current supply state) 사이에서 스위칭 가능한 집적 회로.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 전류원은 제로 전류 상태인 상기 제 1 및 제 2 입력 트랜지스터의 상기 드레인의 전위를 상기 제 1 전원 접속부 상의 공급 전위까지 상승시키는 스위칭 소자를 포함하는 집적 회로.
  7. 제 4 항에 있어서,
    제 1 및 제 2 출력 트랜지스터를 포함하되,
    상기 제 1 및 제 2 출력 트랜지스터의 소스 및 게이트 단자는 제각기 상기 제 1 및 제 2 입력 트랜지스터의 소스 및 게이트 단자에 병렬로 접속되고, 상기 제 1 및 제 2 출력 트랜지스터의 드레인은 메모리의 출력단에 접속되는 집적 회로.
  8. 제 7 항에 있어서,
    상기 비트 라인에 접속된 메모리 셀을 포함하되,
    상기 제 1 출력 트랜지스터의 상기 드레인이 출력 노드에 접속되고, 상기 제 2 출력 트랜지스터의 상기 드레인이 전류 미러(current mirror)를 경유하여 출력 노드에 접속되는 것에 의해, 상기 제 1 및 제 2 출력 트랜지스터는 제각기 출력 노드로부터의 전류 공급 및 전류 방출을 결정하며,
    상기 제 1 출력 트랜지스터의 전류 이득은 상기 제 2 출력 트랜지스터의 전류 이득과 상기 전류 미러의 전류 이득을 조합한 전류 이득보다 소정의 계수만큼 더 작고, 상기 계수는 1보다 작지만 상기 메모리 셀이 상기 비트 라인에 능동적으로 접속되었을 때 상기 비트 라인에서 흐르는 전류들 간의 비율보다는 더 큰 값을 갖는 집적 회로.
  9. 집적 회로로서,
    메모리 비트 라인과,
    상기 메모리 비트 라인에 접속된 메모리 셀과,
    상기 메모리 비트 라인에 접속되고 제 1 및 제 2 출력 트랜지스터-상기 제 1 및 제 2 출력 트랜지스터는 상기 메모리 셀의 논리 상태에 의해 결정되는 버퍼링된 차동 전류를 공급하는 드레인을 포함함-를 구비하는 전류 감지 증폭기
    를 포함하되,
    상기 제 1 출력 트랜지스터의 상기 드레인이 출력 노드에 접속되고, 상기 제 2 출력 트랜지스터의 상기 드레인이 전류 미러를 경유하여 상기 출력 노드에 접속되는 것에 의해, 상기 제 1 및 제 2 출력 트랜지스터는 제각기 출력 노드로부터의 전류 공급 및 전류 방출을 결정하고,
    상기 제 1 출력 트랜지스터의 전류 이득은 상기 제 2 출력 트랜지스터의 전류 이득과 상기 전류 미러의 전류 이득을 조합한 전류 이득보다 소정의 계수만큼 더 작고, 상기 계수는 1보다는 작지만 상기 메모리 셀이 상기 비트 라인에 능동적으로 접속되었을 때 상기 비트 라인에서 흐르는 전류들 간의 비율보다는 더 큰 값을 갖는 집적 회로.
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