JPH03207093A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03207093A JPH03207093A JP2002728A JP272890A JPH03207093A JP H03207093 A JPH03207093 A JP H03207093A JP 2002728 A JP2002728 A JP 2002728A JP 272890 A JP272890 A JP 272890A JP H03207093 A JPH03207093 A JP H03207093A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- transistors
- amplifier circuit
- signals
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000003321 amplification Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
電源および温度マージンを大きくしつつ、差動増幅回路
としてより一層高速化を図ることのできる半導体集積回
路装置を提供することを目的とし、カレントミラー接続
したＭＯＳトランジスタを含み、入力信号を受ける第１
、２の入力回路と、第１、２の入力回路からの信号を差
動増幅し、出力信号として出力する差動増幅回路とを備
え、前記差動増幅回路は、第１、２のＮＭＯＳトランジ
スタおよび第１、２のバイポーラトランジスタで構成し
、第１、２のＮＭＯＳトランジスタのソースは低電位電
源に接続し、第１、２のＮＭＯＳトランジスタの各ゲー
トはたすきがけして第２、１のバイポーラトランジスタ
の各工くツタ側にそれぞれ接続し、第１、２のバイポー
ラトランジスタの各コレクタは高電位電源に接続し、第
１、２のバイポーラトランジスタの各ベースには前記第
１、２の入力回路からの信号を互いに反転して入力し、
第１、２のバイポーラトランジスタの各エミッタから出
力信号を取り出すように構或する。
としてより一層高速化を図ることのできる半導体集積回
路装置を提供することを目的とし、カレントミラー接続
したＭＯＳトランジスタを含み、入力信号を受ける第１
、２の入力回路と、第１、２の入力回路からの信号を差
動増幅し、出力信号として出力する差動増幅回路とを備
え、前記差動増幅回路は、第１、２のＮＭＯＳトランジ
スタおよび第１、２のバイポーラトランジスタで構成し
、第１、２のＮＭＯＳトランジスタのソースは低電位電
源に接続し、第１、２のＮＭＯＳトランジスタの各ゲー
トはたすきがけして第２、１のバイポーラトランジスタ
の各工くツタ側にそれぞれ接続し、第１、２のバイポー
ラトランジスタの各コレクタは高電位電源に接続し、第
１、２のバイポーラトランジスタの各ベースには前記第
１、２の入力回路からの信号を互いに反転して入力し、
第１、２のバイポーラトランジスタの各エミッタから出
力信号を取り出すように構或する。
本発明は、半導体集積回路装置に係り、詳しくは、差動
増幅回路として使用される半導体集積回路装置に関する
． 一般にＩＣ内にコンデンサを作るのはスペースなどの面
で困難でため、直結回路が用いられることが多いが、ド
リフトが問題となる。そのため、トランジスタをベアに
した差動増幅回路を用いてドリフトの問題を解決してい
る。このような差動増幅回路には、近年、高速化以外に
電源および温度マージンの大きいことが要求されている
。
増幅回路として使用される半導体集積回路装置に関する
． 一般にＩＣ内にコンデンサを作るのはスペースなどの面
で困難でため、直結回路が用いられることが多いが、ド
リフトが問題となる。そのため、トランジスタをベアに
した差動増幅回路を用いてドリフトの問題を解決してい
る。このような差動増幅回路には、近年、高速化以外に
電源および温度マージンの大きいことが要求されている
。
差動増幅回路を構成する従来の半導体集積回路装置とし
ては、例えば第３図に示すようなものが知られており、
これは、例えば半導体メモリのセンスアンプと出力バソ
ファ回路との間に介挿されるもので、センスアンプのレ
ベルを大きくして出力ハノファ回路に送るものである。
ては、例えば第３図に示すようなものが知られており、
これは、例えば半導体メモリのセンスアンプと出力バソ
ファ回路との間に介挿されるもので、センスアンプのレ
ベルを大きくして出力ハノファ回路に送るものである。
同図において、ｌ、２は入力信号を受けるＰＭＯＳ ト
ランジスタ、３、４はカレントミラー接続されたＮＭＯ
Ｓトランジスタであり、ノード１１から出力信号を取り
出している。ＰＭＯＳトランジスタ１、２の各ゲートに
は２値レベルのデイジタル信号ＩＮＩ、ＴＮ２が互いに
反転して入力されており、ＰＭＯＳ トランジスタ１、
２の各ドレインは高電位電源ＶＣＣに接続されている。
ランジスタ、３、４はカレントミラー接続されたＮＭＯ
Ｓトランジスタであり、ノード１１から出力信号を取り
出している。ＰＭＯＳトランジスタ１、２の各ゲートに
は２値レベルのデイジタル信号ＩＮＩ、ＴＮ２が互いに
反転して入力されており、ＰＭＯＳ トランジスタ１、
２の各ドレインは高電位電源ＶＣＣに接続されている。
また、ＮＭＯＳトランジスタ３、４の各ソースは低電位
電源ＶＳＳに接続（接地）されている。
電源ＶＳＳに接続（接地）されている。
いま、入力信号ＩＮＩ、ＩＮ２が互いに反転しながら、
４Ｖと３．１Ｖとの間で２値レベルを形威しているとき
、信号ＩＮＩが“Ｈ”になると、ＰＭＯＳトランジスタ
１がオフするため、ＮＭＯ Ｓトランジスタ３、４がオ
フする。一方、信号ＩＮ２は′″Ｌ”になるため、、Ｐ
ＭＯＳトランジスタ２がオンし、ノード１１が“Ｈ”
（例えば、Ｖｃｃ＝５Ｖ）になる。
４Ｖと３．１Ｖとの間で２値レベルを形威しているとき
、信号ＩＮＩが“Ｈ”になると、ＰＭＯＳトランジスタ
１がオフするため、ＮＭＯ Ｓトランジスタ３、４がオ
フする。一方、信号ＩＮ２は′″Ｌ”になるため、、Ｐ
ＭＯＳトランジスタ２がオンし、ノード１１が“Ｈ”
（例えば、Ｖｃｃ＝５Ｖ）になる。
また、上記と逆に信号ＩＮＩが“Ｌ”、信号ＩＮ２が“
Ｈ”になると、ＰＭＯＳトランジスタ１がオンするため
、ＮＭＯＳトランジスタ３、４がオンするとともに、Ｐ
ＭＯＳ トランジスタ２がオフするため、ノードｌ１が
“Ｌ” （例えば、ＯＶ）になる。
Ｈ”になると、ＰＭＯＳトランジスタ１がオンするため
、ＮＭＯＳトランジスタ３、４がオンするとともに、Ｐ
ＭＯＳ トランジスタ２がオフするため、ノードｌ１が
“Ｌ” （例えば、ＯＶ）になる。
このようにして入力信号ＩＮＩ、ＩＮ２のレベルがＱＶ
−Ｖｃｃ間に増幅されてノード１１から出力される。
−Ｖｃｃ間に増幅されてノード１１から出力される。
しかしながら、このような従来の半導体集積回路装置に
あっては、ＭＯＳトランジスタを用い、かつその一部を
カレントミラー構或としているため、電源および温度マ
ージンについてはある程度大きく取れるものの、これら
の条件を満たしながらさらに高速化を図るためには、改
善の余地があることが判明した。
あっては、ＭＯＳトランジスタを用い、かつその一部を
カレントミラー構或としているため、電源および温度マ
ージンについてはある程度大きく取れるものの、これら
の条件を満たしながらさらに高速化を図るためには、改
善の余地があることが判明した。
すなわち、差動増幅回路で負荷としてカレントミラー回
路を用いた場合、素子の絶対値ばらつき、電源電圧変動
、温度変化が直接に回路特性を定めるという形にはなっ
ておらず、極めて広い範囲で安定動作し得るようになっ
ている。そのため、上記従来回路では電源および温度マ
ージンについては余裕があるが、高速化の点で改善が必
要である。
路を用いた場合、素子の絶対値ばらつき、電源電圧変動
、温度変化が直接に回路特性を定めるという形にはなっ
ておらず、極めて広い範囲で安定動作し得るようになっ
ている。そのため、上記従来回路では電源および温度マ
ージンについては余裕があるが、高速化の点で改善が必
要である。
ＭＯＳトランジスタを使用している以上、動作速度には
限界があり、特に負荷容量が大きい場合にはその充・放
電の時間がかかって動作速度が遅くなるため、他の能動
素子であるバイポーラトランジスタの高速動作特性を活
用できる余地のあることを本発明者は見出した。
限界があり、特に負荷容量が大きい場合にはその充・放
電の時間がかかって動作速度が遅くなるため、他の能動
素子であるバイポーラトランジスタの高速動作特性を活
用できる余地のあることを本発明者は見出した。
そこで本発明は、ｔ源および温度マージンを大きくしつ
つ、差動増幅回路としてより一層高速化を図ることので
きる半導体集積回路装置を提供することを目的としてい
る。
つ、差動増幅回路としてより一層高速化を図ることので
きる半導体集積回路装置を提供することを目的としてい
る。
本発明による半導体集積回路装置は上記目的達或のため
、カレントミラー接続したＭＯＳトランジスタを含み、
入力信号を受ける第１、２の入力回路と、第１、２の入
力回路からの信号を差動増幅し、出力信号として出力す
る差動増幅回路とを備え、前記差動増幅回路は、第１、
２のＮＭＯＳトランジスタおよび第１、２のバイポーラ
トランジスタで構成し、第１、２のＮＭＯＳトランジス
タのソースは低電位電源に接続し、第１、２のＮＭＯＳ
トランジスタの各ゲートはたすきがけして第２、１のバ
イポーラトランジスタの各エミッタ側にそれぞれ接続し
、第１、２のバイポーラトランジスタの各コレクタは高
電位電源に接続し、第１、２のバイポーラトランジスタ
の各ベースには前記第１、２の入力回路からの信号を互
いに反転して入力し、第１、２のバイポーラトランジス
タの各エミンタから出力信号を取り出すように構成して
いる。
、カレントミラー接続したＭＯＳトランジスタを含み、
入力信号を受ける第１、２の入力回路と、第１、２の入
力回路からの信号を差動増幅し、出力信号として出力す
る差動増幅回路とを備え、前記差動増幅回路は、第１、
２のＮＭＯＳトランジスタおよび第１、２のバイポーラ
トランジスタで構成し、第１、２のＮＭＯＳトランジス
タのソースは低電位電源に接続し、第１、２のＮＭＯＳ
トランジスタの各ゲートはたすきがけして第２、１のバ
イポーラトランジスタの各エミッタ側にそれぞれ接続し
、第１、２のバイポーラトランジスタの各コレクタは高
電位電源に接続し、第１、２のバイポーラトランジスタ
の各ベースには前記第１、２の入力回路からの信号を互
いに反転して入力し、第１、２のバイポーラトランジス
タの各エミンタから出力信号を取り出すように構成して
いる。
本発明では、カレントミラー接続したＭＯＳトランジス
タを含む第１、２の入力回路で入力側のデイジタル信号
を受け、これら第１、２の入力回路からの信号は互いに
反転して差動増幅回路に送られる。差動増幅回路では第
１、２の入力回路からの信号を第１、２のバイポーラト
ランジスタのベースに受ける。このため、まず、第１、
２のバイポーラトランジスタが入力される信号に応答し
て直ちに動作し、この動作により一方の出力が即座にＩ
＋ Ｈ ＩＩになるとともに、バイポーラトランジスタ
の動作に伴って第１、２のＮＭＯＳトランジスタの各ゲ
ート電位が変化してこれらがオン／オフ動作し、他方の
出力が“Ｌ”になる。これにより、出力信号のレベルが
２値的に“Ｈ”又は“Ｌ”に変化する。このとき、出力
のノードに大きい負荷容量がついていても、“Ｈ”レベ
ルには第１、２のバイポーラトランジスタで駆動され、
′Ｌ”レベルには第１、２のＮＭＯＳトランジスタで駆
動されることになる。
タを含む第１、２の入力回路で入力側のデイジタル信号
を受け、これら第１、２の入力回路からの信号は互いに
反転して差動増幅回路に送られる。差動増幅回路では第
１、２の入力回路からの信号を第１、２のバイポーラト
ランジスタのベースに受ける。このため、まず、第１、
２のバイポーラトランジスタが入力される信号に応答し
て直ちに動作し、この動作により一方の出力が即座にＩ
＋ Ｈ ＩＩになるとともに、バイポーラトランジスタ
の動作に伴って第１、２のＮＭＯＳトランジスタの各ゲ
ート電位が変化してこれらがオン／オフ動作し、他方の
出力が“Ｌ”になる。これにより、出力信号のレベルが
２値的に“Ｈ”又は“Ｌ”に変化する。このとき、出力
のノードに大きい負荷容量がついていても、“Ｈ”レベ
ルには第１、２のバイポーラトランジスタで駆動され、
′Ｌ”レベルには第１、２のＮＭＯＳトランジスタで駆
動されることになる。
したがって、カレントミラー接続したＭＯＳトランジス
タを含むことで、電源および温度マージンを大きくしつ
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
でき、差動増幅回路としてより一層高速化が図れる。
タを含むことで、電源および温度マージンを大きくしつ
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
でき、差動増幅回路としてより一層高速化が図れる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、本発明を半導体メモリ （ＳＲＡＭ
）に適用した例である。
例を示す図であり、本発明を半導体メモリ （ＳＲＡＭ
）に適用した例である。
第１図は半導体メモリにおけるレベル変換回路４０の回
路図であり、この図において、１１、１２は入力側のデ
イジタル信号（以下、単に入力信号という）ＩＮ２、Ｉ
ＮＩを受ける第１、２の入力回路、ｌ３は第１、２の入
力回路工１、ｌ２からの信号を差動増幅し、出力側のデ
イジタル信号として出力する差動増幅回路である。
路図であり、この図において、１１、１２は入力側のデ
イジタル信号（以下、単に入力信号という）ＩＮ２、Ｉ
ＮＩを受ける第１、２の入力回路、ｌ３は第１、２の入
力回路工１、ｌ２からの信号を差動増幅し、出力側のデ
イジタル信号として出力する差動増幅回路である。
第１の入力回路１１はカレントミラー接続したＮＭＯＳ
トランジスタ１４、１５および各ソースが低電位電源Ｖ
ｓｓに接続され、各ベースに入力信号ＩＮ２、ＩＮＩを
それぞれ受けるＰＭＯＳトランジスタ１６、ｌ７により
構成される。ＮＭＯＳトランジスタ１４、１５のソース
は接地（低電位電源：’Ｖｓｓに接続）されており、Ｎ
ＭＯＳトランジスタ１５のドレイン端子、すなわち、ノ
ード３１から出力を取り出して差動増幅回路１３に供給
するようになっている。
トランジスタ１４、１５および各ソースが低電位電源Ｖ
ｓｓに接続され、各ベースに入力信号ＩＮ２、ＩＮＩを
それぞれ受けるＰＭＯＳトランジスタ１６、ｌ７により
構成される。ＮＭＯＳトランジスタ１４、１５のソース
は接地（低電位電源：’Ｖｓｓに接続）されており、Ｎ
ＭＯＳトランジスタ１５のドレイン端子、すなわち、ノ
ード３１から出力を取り出して差動増幅回路１３に供給
するようになっている。
なお、入力信号ＩＮＩ、ＩＮ２は互いに反転してＰＭＯ
Ｓトランジスタ１６、１７に入力されており、ＩＮ２＝
ＩＮ１の関係にある。
Ｓトランジスタ１６、１７に入力されており、ＩＮ２＝
ＩＮ１の関係にある。
第２の入力回路１２も同様にカレントミラー接続したＮ
ＭＯＳトランジスタ１８、１９および各ベースに入力信
号ＩＮｉ ＩＮ２をそれぞれ受けるＰＭＯＳトランジ
スタ２０、２ｌにより構成される。そして、ＮＭＯＳト
ランジスタｌ８のドレイン端子、すなわち、ノード３２
から出力を取り出して差動増幅回路１３に供給するよう
になっている。
ＭＯＳトランジスタ１８、１９および各ベースに入力信
号ＩＮｉ ＩＮ２をそれぞれ受けるＰＭＯＳトランジ
スタ２０、２ｌにより構成される。そして、ＮＭＯＳト
ランジスタｌ８のドレイン端子、すなわち、ノード３２
から出力を取り出して差動増幅回路１３に供給するよう
になっている。
差動増幅回路１３は第１、２のＮＭＯＳトランジスタ２
２、２３および第１、２のバイポーラトランジスタ２４
、２５により構成される。第１、２のＮＭＯＳトランジ
スタ２２、２３のソースは接地（低電位電源：Ｖｓｓに
接続）され、その各ゲートはたすきがけして第２、１の
バイポーラトランジスタ２５、２４の各エミッタにそれ
ぞれ接続されている。第１、２のバイポーラトランジス
タ２４、２５の各コレクタは高電位電源ＶＣＣに接続さ
れ、各ベースには第１、２の入力回路１１、１２からの
信号が互いに反転して入力している。そして、これら第
１、２のバイポーラトランジスタ２４、２５の各エミッ
タ端子、すなわち、ノード３３、３４から出力側のデイ
ジタル信号を取り出すようになっている。
２、２３および第１、２のバイポーラトランジスタ２４
、２５により構成される。第１、２のＮＭＯＳトランジ
スタ２２、２３のソースは接地（低電位電源：Ｖｓｓに
接続）され、その各ゲートはたすきがけして第２、１の
バイポーラトランジスタ２５、２４の各エミッタにそれ
ぞれ接続されている。第１、２のバイポーラトランジス
タ２４、２５の各コレクタは高電位電源ＶＣＣに接続さ
れ、各ベースには第１、２の入力回路１１、１２からの
信号が互いに反転して入力している。そして、これら第
１、２のバイポーラトランジスタ２４、２５の各エミッ
タ端子、すなわち、ノード３３、３４から出力側のデイ
ジタル信号を取り出すようになっている。
上記レベル変換回路ｌ３は第２図に示すように、センス
アンプ回路４１と出力回路４２の間に設けられており，
、センスアンプ回路４ｌはメモリセルからデータを読み
出して増幅し、レベル変換回路４０は、これを大きな振
幅に増幅して出力回路４２に出力する。出力回路４２は
レベル変換回路４ｏの出力信号をバソファ増幅して外部
に出力する。
アンプ回路４１と出力回路４２の間に設けられており，
、センスアンプ回路４ｌはメモリセルからデータを読み
出して増幅し、レベル変換回路４０は、これを大きな振
幅に増幅して出力回路４２に出力する。出力回路４２は
レベル変換回路４ｏの出力信号をバソファ増幅して外部
に出力する。
以上の構或において、レベル変換回路４ｏの動作は次の
ように行われる。
ように行われる。
入力側のデイジタル信号ＩＮＩ、ＩＮ２は互いに反転し
て第１、２の入力回路１１、１２に入力され、その動作
は従来例で説明した通りである。したがって、第１の入
力回路１１の場合には信号ＩＮＩのレベルに対応してノ
ード３１から同じ論理を差動増幅回路１３に出力し、第
２の入力回路１２の場合には信号ＩＮＩのレベルと逆の
論理をノード３２がら出力する。
て第１、２の入力回路１１、１２に入力され、その動作
は従来例で説明した通りである。したがって、第１の入
力回路１１の場合には信号ＩＮＩのレベルに対応してノ
ード３１から同じ論理を差動増幅回路１３に出力し、第
２の入力回路１２の場合には信号ＩＮＩのレベルと逆の
論理をノード３２がら出力する。
いま、信号ＩＮＩが“Ｌ”から“Ｈ”に変化しようとす
るとき、ノード３１からも同しく“Ｈ”に変化しようと
する信号が差動増幅回路１３の第１のハイボーラトラン
ジスタ２４のベースに供給される。
るとき、ノード３１からも同しく“Ｈ”に変化しようと
する信号が差動増幅回路１３の第１のハイボーラトラン
ジスタ２４のベースに供給される。
このため、第１のバイポーラトランジスタ２４が直ちに
オンして一方のノード３３が“Ｈ”になり、これは第２
のＮＭＯＳ トランジスタ２３のゲートに供給されて第
２のＮＭＯＳＩ−ランジスタ２３がオンする。これによ
り、他方のノード３４が“Ｌ”にダウンする。
オンして一方のノード３３が“Ｈ”になり、これは第２
のＮＭＯＳ トランジスタ２３のゲートに供給されて第
２のＮＭＯＳＩ−ランジスタ２３がオンする。これによ
り、他方のノード３４が“Ｌ”にダウンする。
以上の動作をξクロ的に見ると、信号ＩＮＩが″Ｌ”か
ら“Ｈ″に変化しようとするときは、信号ＩＮ２が“Ｌ
”にダウンしながらＰＭＯＳトランジスタ１７のゲート
に印加され、しきい値を越えるとＰＭＯＳトランジスタ
ｌ７がオンし、ノード３１の電位が上昇し始める。そし
て、第１のバイポーラトランジスタ２４のＶｂｅを越え
ると、直ちに該トランジスタ２４がオンしてノード３３
の電位が上昇して″Ｈ”となる。これは、バイポーラト
ランジスタ２４の特性から、ＰＭＯＳ トランジスタ１
７によってノード３３の電位を上昇させるよりも、いか
に速い速度でプルアンプできることを意味している。
ら“Ｈ″に変化しようとするときは、信号ＩＮ２が“Ｌ
”にダウンしながらＰＭＯＳトランジスタ１７のゲート
に印加され、しきい値を越えるとＰＭＯＳトランジスタ
ｌ７がオンし、ノード３１の電位が上昇し始める。そし
て、第１のバイポーラトランジスタ２４のＶｂｅを越え
ると、直ちに該トランジスタ２４がオンしてノード３３
の電位が上昇して″Ｈ”となる。これは、バイポーラト
ランジスタ２４の特性から、ＰＭＯＳ トランジスタ１
７によってノード３３の電位を上昇させるよりも、いか
に速い速度でプルアンプできることを意味している。
すなわち、一般にバイポーラトランジスタではＶｂｅの
変化により、指数関数的にコレクタ電流が変化し相互コ
ンダクタンスｇ，が高い。これに対して、ＭＯＳＩ−ラ
ンジスタではチャネルに流れる電流はゲート電圧の２乗
でしか変わらず、ｇ，が低い。したがって、負荷容量の
充・放電はバイポーラトランジスタが格段に優れており
、ノード３ｌの電位がわずかでも上昇してＶｂｅを越え
ると、直ちにノード３３が″Ｈ”にブルアソ、プされる
。言い換えれば、ノード３１を“Ｈ”に移行させるとき
は移行の傾きが極めて急峻になり、従来に比してより一
層の高速動作をさせることができる。
変化により、指数関数的にコレクタ電流が変化し相互コ
ンダクタンスｇ，が高い。これに対して、ＭＯＳＩ−ラ
ンジスタではチャネルに流れる電流はゲート電圧の２乗
でしか変わらず、ｇ，が低い。したがって、負荷容量の
充・放電はバイポーラトランジスタが格段に優れており
、ノード３ｌの電位がわずかでも上昇してＶｂｅを越え
ると、直ちにノード３３が″Ｈ”にブルアソ、プされる
。言い換えれば、ノード３１を“Ｈ”に移行させるとき
は移行の傾きが極めて急峻になり、従来に比してより一
層の高速動作をさせることができる。
一方、第２の入力回路１２の場合にはノード３２から同
じく“Ｈ”に変化しようとする信号が差動増幅回路１３
の第２のバイポーラトランジスタ２５のベースに供給さ
れ、その結果一上記と同様の理由により他方のノード３
４も従来に比してより一層高速にプルアフプされる。
じく“Ｈ”に変化しようとする信号が差動増幅回路１３
の第２のバイポーラトランジスタ２５のベースに供給さ
れ、その結果一上記と同様の理由により他方のノード３
４も従来に比してより一層高速にプルアフプされる。
これに対して、信号ＩＮＩが“Ｈ”から“Ｌ”に変化し
ようとするときは、ノード３１からも同じく“Ｌ”に変
化しようとする信号が差動増幅回路１３の第１のバイポ
ーラトランジスタ２４０ベース番こ供給される。このた
め、第１のバイボーラトランク２４が直ちにオフしよう
とするが、このとき第２の入力回路１２からノード３２
に“Ｈ”に変化しまうとする信号が供給され、このため
、第２のバイポーラトランジスタ２５が直ちにオンし、
第１のＮＭＯＳトランジスタ２２のゲート電位が上昇し
て該トランジスタ２２がオンする。これにより、ノード
３３が直ちに“Ｌ″にダウンする。この場合もノード３
２が“Ｈ”に変化しようとするときに第２のバイポーラ
トランジスタ２５が直ちにオンして第１のＮＭＯＳトラ
ンジスタ２２をオンさせるため、上記と同様の理由によ
り極めて速くノード３３のレベルがダウンする。すなわ
ち、ノード３３、３４のレベルをダウンさせるときはク
ロスカフブルの第１、２のＮＭＯＳＩ−ランジスタ２２
、２３をオンすことにより、より一層の高速動作を可能
としている。
ようとするときは、ノード３１からも同じく“Ｌ”に変
化しようとする信号が差動増幅回路１３の第１のバイポ
ーラトランジスタ２４０ベース番こ供給される。このた
め、第１のバイボーラトランク２４が直ちにオフしよう
とするが、このとき第２の入力回路１２からノード３２
に“Ｈ”に変化しまうとする信号が供給され、このため
、第２のバイポーラトランジスタ２５が直ちにオンし、
第１のＮＭＯＳトランジスタ２２のゲート電位が上昇し
て該トランジスタ２２がオンする。これにより、ノード
３３が直ちに“Ｌ″にダウンする。この場合もノード３
２が“Ｈ”に変化しようとするときに第２のバイポーラ
トランジスタ２５が直ちにオンして第１のＮＭＯＳトラ
ンジスタ２２をオンさせるため、上記と同様の理由によ
り極めて速くノード３３のレベルがダウンする。すなわ
ち、ノード３３、３４のレベルをダウンさせるときはク
ロスカフブルの第１、２のＮＭＯＳＩ−ランジスタ２２
、２３をオンすことにより、より一層の高速動作を可能
としている。
ここで、本実施例では第１、２の入力回路１１，１２に
カレントミラー接続したＭＯＳＩ−ランジスタ１４、１
５、１８、１９を含むことで、前述したように電源およ
び温度マージンを大きく保つことができ、また、差動増
幅回路１３にバイポーラトランジスタ２４、２５を適切
に含むことで、従来例に対してバイポーラトランジスタ
の高速動作特性を活用でき、差動増幅回路としてより一
層高速化を図ることができる。
カレントミラー接続したＭＯＳＩ−ランジスタ１４、１
５、１８、１９を含むことで、前述したように電源およ
び温度マージンを大きく保つことができ、また、差動増
幅回路１３にバイポーラトランジスタ２４、２５を適切
に含むことで、従来例に対してバイポーラトランジスタ
の高速動作特性を活用でき、差動増幅回路としてより一
層高速化を図ることができる。
なお、上記実施例は本発明を半導体メモリに通用した例
であるが、本発明の適用はこれに限るものではなく、差
動増幅回路として応用できるものであれば、他の半導体
集積回路装置にも適用できる。
であるが、本発明の適用はこれに限るものではなく、差
動増幅回路として応用できるものであれば、他の半導体
集積回路装置にも適用できる。
本発明によれば、電源および温度マージンを大きくしつ
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
することができ、差動増幅回路としてより一層高速化を
図ることができる。
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
することができ、差動増幅回路としてより一層高速化を
図ることができる。
第１、２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第１図はそのレヘル変換回路の回路図、第２図はそのレ
ベル変換回路を含む主要部のブロック図、 第３図は従来の差動増幅回路の回路図である。 １１、１２・・・・・・第１、２の入力回路、１３−・
・・・・差動増幅回路、 １４、１５、１８、１９・・・・・・ＮＭＯＳトランジ
スタ、１６、１７、２０、２１・・・・−・ＰＭＯＳト
ランジスタ、２２、２３・・・−・・第１、２のＮＭＯ
Ｓトランジスタ、２４、２５・・・・・・第１、２のバ
イポーラトランジスタ、４０・・・・・・レベル変換回
路、 ４１−・・・センスアンプ回路、 ４２・・・−・・出力回路。
例を示す図であり、 第１図はそのレヘル変換回路の回路図、第２図はそのレ
ベル変換回路を含む主要部のブロック図、 第３図は従来の差動増幅回路の回路図である。 １１、１２・・・・・・第１、２の入力回路、１３−・
・・・・差動増幅回路、 １４、１５、１８、１９・・・・・・ＮＭＯＳトランジ
スタ、１６、１７、２０、２１・・・・−・ＰＭＯＳト
ランジスタ、２２、２３・・・−・・第１、２のＮＭＯ
Ｓトランジスタ、２４、２５・・・・・・第１、２のバ
イポーラトランジスタ、４０・・・・・・レベル変換回
路、 ４１−・・・センスアンプ回路、 ４２・・・−・・出力回路。
Claims (1)
- 【特許請求の範囲】 カレントミラー接続したＭＯＳトランジスタを含み、入
力信号を受ける第１、２の入力回路と、第１、２の入力
回路からの信号を差動増幅し、出力信号として出力する
差動増幅回路とを備え、前記差動増幅回路は、第１、２
のＮＭＯＳトランジスタおよび第１、２のバイポーラト
ランジスタで構成し、 第１、２のＮＭＯＳトランジスタのソースは低電位電源
に接続し、 第１、２のＮＭＯＳトランジスタの各ゲートはたすきが
けして第２、１のバイポーラトランジスタの各エミッタ
側にそれぞれ接続し、 第１、２のバイポーラトランジスタの各コレクタは高電
位電源に接続し、 第１、２のバイポーラトランジスタの各ベースには前記
第１、２の入力回路からの信号を互いに反転して入力し
、 第１、２のバイポーラトランジスタの各エミッタから出
力信号を取り出すように構成したことを特徴とする半導
体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002728A JPH03207093A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
| US07/638,917 US5134319A (en) | 1990-01-10 | 1991-01-09 | Bicmos differential amplifier having improved switching speed |
| EP19910400043 EP0437402A3 (en) | 1990-01-10 | 1991-01-10 | Semiconductor integrated circuit device |
| KR1019910000268A KR940010834B1 (ko) | 1990-01-10 | 1991-01-10 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002728A JPH03207093A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03207093A true JPH03207093A (ja) | 1991-09-10 |
Family
ID=11537376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002728A Pending JPH03207093A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03207093A (ja) |
-
1990
- 1990-01-10 JP JP2002728A patent/JPH03207093A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697112A (en) | Current-mirror type sense amplifier | |
| US4333020A (en) | MOS Latch circuit | |
| JPS6032912B2 (ja) | Ｃｍｏｓセンスアンプ回路 | |
| US4724344A (en) | Sensing amplifier including symmetrical and asymmetrical load circuits | |
| JPH08195631A (ja) | センス増幅器 | |
| US3961279A (en) | CMOS differential amplifier circuit utilizing a CMOS current sinking transistor which tracks CMOS current sourcing transistors | |
| JP3779341B2 (ja) | 半導体メモリ装置 | |
| US5453704A (en) | Sense amplifier with positive feedback and self-biasing to achieve full voltage swing | |
| US6937085B1 (en) | Sense amplifier based voltage comparator | |
| US4860257A (en) | Level shifter for an input/output bus in a CMOS dynamic ram | |
| US7262638B2 (en) | Current sense amplifier | |
| US4749955A (en) | Low voltage comparator circuit | |
| US4658160A (en) | Common gate MOS differential sense amplifier | |
| EP0529545B1 (en) | Level shifting CMOS integrated circuits | |
| JP2728013B2 (ja) | ＢｉＣＭＯＳ論理ゲート回路 | |
| JPH04335297A (ja) | 半導体集積回路装置のための入力バッファ回路 | |
| JPH03207093A (ja) | 半導体集積回路装置 | |
| JPH0567950A (ja) | コンパレータ | |
| JP3968818B2 (ja) | アンプ | |
| JPH08307224A (ja) | 演算増幅回路 | |
| JP2809932B2 (ja) | 入力バッファ回路 | |
| US20040145389A1 (en) | High speed current mode NOR logic circuit | |
| JP3048774B2 (ja) | センス回路及びこれを用いたメモリ回路 | |
| JPH0581088B2 (ja) | ||
| JPH0785682A (ja) | 差動増幅回路 |