JPH03207093A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03207093A JPH03207093A JP2002728A JP272890A JPH03207093A JP H03207093 A JPH03207093 A JP H03207093A JP 2002728 A JP2002728 A JP 2002728A JP 272890 A JP272890 A JP 272890A JP H03207093 A JPH03207093 A JP H03207093A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- transistors
- amplifier circuit
- signals
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000003321 amplification Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
電源および温度マージンを大きくしつつ、差動増幅回路
としてより一層高速化を図ることのできる半導体集積回
路装置を提供することを目的とし、カレントミラー接続
したMOSトランジスタを含み、入力信号を受ける第1
、2の入力回路と、第1、2の入力回路からの信号を差
動増幅し、出力信号として出力する差動増幅回路とを備
え、前記差動増幅回路は、第1、2のNMOSトランジ
スタおよび第1、2のバイポーラトランジスタで構成し
、第1、2のNMOSトランジスタのソースは低電位電
源に接続し、第1、2のNMOSトランジスタの各ゲー
トはたすきがけして第2、1のバイポーラトランジスタ
の各工くツタ側にそれぞれ接続し、第1、2のバイポー
ラトランジスタの各コレクタは高電位電源に接続し、第
1、2のバイポーラトランジスタの各ベースには前記第
1、2の入力回路からの信号を互いに反転して入力し、
第1、2のバイポーラトランジスタの各エミッタから出
力信号を取り出すように構或する。
としてより一層高速化を図ることのできる半導体集積回
路装置を提供することを目的とし、カレントミラー接続
したMOSトランジスタを含み、入力信号を受ける第1
、2の入力回路と、第1、2の入力回路からの信号を差
動増幅し、出力信号として出力する差動増幅回路とを備
え、前記差動増幅回路は、第1、2のNMOSトランジ
スタおよび第1、2のバイポーラトランジスタで構成し
、第1、2のNMOSトランジスタのソースは低電位電
源に接続し、第1、2のNMOSトランジスタの各ゲー
トはたすきがけして第2、1のバイポーラトランジスタ
の各工くツタ側にそれぞれ接続し、第1、2のバイポー
ラトランジスタの各コレクタは高電位電源に接続し、第
1、2のバイポーラトランジスタの各ベースには前記第
1、2の入力回路からの信号を互いに反転して入力し、
第1、2のバイポーラトランジスタの各エミッタから出
力信号を取り出すように構或する。
本発明は、半導体集積回路装置に係り、詳しくは、差動
増幅回路として使用される半導体集積回路装置に関する
. 一般にIC内にコンデンサを作るのはスペースなどの面
で困難でため、直結回路が用いられることが多いが、ド
リフトが問題となる。そのため、トランジスタをベアに
した差動増幅回路を用いてドリフトの問題を解決してい
る。このような差動増幅回路には、近年、高速化以外に
電源および温度マージンの大きいことが要求されている
。
増幅回路として使用される半導体集積回路装置に関する
. 一般にIC内にコンデンサを作るのはスペースなどの面
で困難でため、直結回路が用いられることが多いが、ド
リフトが問題となる。そのため、トランジスタをベアに
した差動増幅回路を用いてドリフトの問題を解決してい
る。このような差動増幅回路には、近年、高速化以外に
電源および温度マージンの大きいことが要求されている
。
差動増幅回路を構成する従来の半導体集積回路装置とし
ては、例えば第3図に示すようなものが知られており、
これは、例えば半導体メモリのセンスアンプと出力バソ
ファ回路との間に介挿されるもので、センスアンプのレ
ベルを大きくして出力ハノファ回路に送るものである。
ては、例えば第3図に示すようなものが知られており、
これは、例えば半導体メモリのセンスアンプと出力バソ
ファ回路との間に介挿されるもので、センスアンプのレ
ベルを大きくして出力ハノファ回路に送るものである。
同図において、l、2は入力信号を受けるPMOS ト
ランジスタ、3、4はカレントミラー接続されたNMO
Sトランジスタであり、ノード11から出力信号を取り
出している。PMOSトランジスタ1、2の各ゲートに
は2値レベルのデイジタル信号INI、TN2が互いに
反転して入力されており、PMOS トランジスタ1、
2の各ドレインは高電位電源VCCに接続されている。
ランジスタ、3、4はカレントミラー接続されたNMO
Sトランジスタであり、ノード11から出力信号を取り
出している。PMOSトランジスタ1、2の各ゲートに
は2値レベルのデイジタル信号INI、TN2が互いに
反転して入力されており、PMOS トランジスタ1、
2の各ドレインは高電位電源VCCに接続されている。
また、NMOSトランジスタ3、4の各ソースは低電位
電源VSSに接続(接地)されている。
電源VSSに接続(接地)されている。
いま、入力信号INI、IN2が互いに反転しながら、
4Vと3.1Vとの間で2値レベルを形威しているとき
、信号INIが“H”になると、PMOSトランジスタ
1がオフするため、NMO Sトランジスタ3、4がオ
フする。一方、信号IN2は′″L”になるため、、P
MOSトランジスタ2がオンし、ノード11が“H”
(例えば、Vcc=5V)になる。
4Vと3.1Vとの間で2値レベルを形威しているとき
、信号INIが“H”になると、PMOSトランジスタ
1がオフするため、NMO Sトランジスタ3、4がオ
フする。一方、信号IN2は′″L”になるため、、P
MOSトランジスタ2がオンし、ノード11が“H”
(例えば、Vcc=5V)になる。
また、上記と逆に信号INIが“L”、信号IN2が“
H”になると、PMOSトランジスタ1がオンするため
、NMOSトランジスタ3、4がオンするとともに、P
MOS トランジスタ2がオフするため、ノードl1が
“L” (例えば、OV)になる。
H”になると、PMOSトランジスタ1がオンするため
、NMOSトランジスタ3、4がオンするとともに、P
MOS トランジスタ2がオフするため、ノードl1が
“L” (例えば、OV)になる。
このようにして入力信号INI、IN2のレベルがQV
−Vcc間に増幅されてノード11から出力される。
−Vcc間に増幅されてノード11から出力される。
しかしながら、このような従来の半導体集積回路装置に
あっては、MOSトランジスタを用い、かつその一部を
カレントミラー構或としているため、電源および温度マ
ージンについてはある程度大きく取れるものの、これら
の条件を満たしながらさらに高速化を図るためには、改
善の余地があることが判明した。
あっては、MOSトランジスタを用い、かつその一部を
カレントミラー構或としているため、電源および温度マ
ージンについてはある程度大きく取れるものの、これら
の条件を満たしながらさらに高速化を図るためには、改
善の余地があることが判明した。
すなわち、差動増幅回路で負荷としてカレントミラー回
路を用いた場合、素子の絶対値ばらつき、電源電圧変動
、温度変化が直接に回路特性を定めるという形にはなっ
ておらず、極めて広い範囲で安定動作し得るようになっ
ている。そのため、上記従来回路では電源および温度マ
ージンについては余裕があるが、高速化の点で改善が必
要である。
路を用いた場合、素子の絶対値ばらつき、電源電圧変動
、温度変化が直接に回路特性を定めるという形にはなっ
ておらず、極めて広い範囲で安定動作し得るようになっ
ている。そのため、上記従来回路では電源および温度マ
ージンについては余裕があるが、高速化の点で改善が必
要である。
MOSトランジスタを使用している以上、動作速度には
限界があり、特に負荷容量が大きい場合にはその充・放
電の時間がかかって動作速度が遅くなるため、他の能動
素子であるバイポーラトランジスタの高速動作特性を活
用できる余地のあることを本発明者は見出した。
限界があり、特に負荷容量が大きい場合にはその充・放
電の時間がかかって動作速度が遅くなるため、他の能動
素子であるバイポーラトランジスタの高速動作特性を活
用できる余地のあることを本発明者は見出した。
そこで本発明は、t源および温度マージンを大きくしつ
つ、差動増幅回路としてより一層高速化を図ることので
きる半導体集積回路装置を提供することを目的としてい
る。
つ、差動増幅回路としてより一層高速化を図ることので
きる半導体集積回路装置を提供することを目的としてい
る。
本発明による半導体集積回路装置は上記目的達或のため
、カレントミラー接続したMOSトランジスタを含み、
入力信号を受ける第1、2の入力回路と、第1、2の入
力回路からの信号を差動増幅し、出力信号として出力す
る差動増幅回路とを備え、前記差動増幅回路は、第1、
2のNMOSトランジスタおよび第1、2のバイポーラ
トランジスタで構成し、第1、2のNMOSトランジス
タのソースは低電位電源に接続し、第1、2のNMOS
トランジスタの各ゲートはたすきがけして第2、1のバ
イポーラトランジスタの各エミッタ側にそれぞれ接続し
、第1、2のバイポーラトランジスタの各コレクタは高
電位電源に接続し、第1、2のバイポーラトランジスタ
の各ベースには前記第1、2の入力回路からの信号を互
いに反転して入力し、第1、2のバイポーラトランジス
タの各エミンタから出力信号を取り出すように構成して
いる。
、カレントミラー接続したMOSトランジスタを含み、
入力信号を受ける第1、2の入力回路と、第1、2の入
力回路からの信号を差動増幅し、出力信号として出力す
る差動増幅回路とを備え、前記差動増幅回路は、第1、
2のNMOSトランジスタおよび第1、2のバイポーラ
トランジスタで構成し、第1、2のNMOSトランジス
タのソースは低電位電源に接続し、第1、2のNMOS
トランジスタの各ゲートはたすきがけして第2、1のバ
イポーラトランジスタの各エミッタ側にそれぞれ接続し
、第1、2のバイポーラトランジスタの各コレクタは高
電位電源に接続し、第1、2のバイポーラトランジスタ
の各ベースには前記第1、2の入力回路からの信号を互
いに反転して入力し、第1、2のバイポーラトランジス
タの各エミンタから出力信号を取り出すように構成して
いる。
本発明では、カレントミラー接続したMOSトランジス
タを含む第1、2の入力回路で入力側のデイジタル信号
を受け、これら第1、2の入力回路からの信号は互いに
反転して差動増幅回路に送られる。差動増幅回路では第
1、2の入力回路からの信号を第1、2のバイポーラト
ランジスタのベースに受ける。このため、まず、第1、
2のバイポーラトランジスタが入力される信号に応答し
て直ちに動作し、この動作により一方の出力が即座にI
+ H IIになるとともに、バイポーラトランジスタ
の動作に伴って第1、2のNMOSトランジスタの各ゲ
ート電位が変化してこれらがオン/オフ動作し、他方の
出力が“L”になる。これにより、出力信号のレベルが
2値的に“H”又は“L”に変化する。このとき、出力
のノードに大きい負荷容量がついていても、“H”レベ
ルには第1、2のバイポーラトランジスタで駆動され、
′L”レベルには第1、2のNMOSトランジスタで駆
動されることになる。
タを含む第1、2の入力回路で入力側のデイジタル信号
を受け、これら第1、2の入力回路からの信号は互いに
反転して差動増幅回路に送られる。差動増幅回路では第
1、2の入力回路からの信号を第1、2のバイポーラト
ランジスタのベースに受ける。このため、まず、第1、
2のバイポーラトランジスタが入力される信号に応答し
て直ちに動作し、この動作により一方の出力が即座にI
+ H IIになるとともに、バイポーラトランジスタ
の動作に伴って第1、2のNMOSトランジスタの各ゲ
ート電位が変化してこれらがオン/オフ動作し、他方の
出力が“L”になる。これにより、出力信号のレベルが
2値的に“H”又は“L”に変化する。このとき、出力
のノードに大きい負荷容量がついていても、“H”レベ
ルには第1、2のバイポーラトランジスタで駆動され、
′L”レベルには第1、2のNMOSトランジスタで駆
動されることになる。
したがって、カレントミラー接続したMOSトランジス
タを含むことで、電源および温度マージンを大きくしつ
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
でき、差動増幅回路としてより一層高速化が図れる。
タを含むことで、電源および温度マージンを大きくしつ
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
でき、差動増幅回路としてより一層高速化が図れる。
以下、本発明を図面に基づいて説明する。
第1、2図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、本発明を半導体メモリ (SRAM
)に適用した例である。
例を示す図であり、本発明を半導体メモリ (SRAM
)に適用した例である。
第1図は半導体メモリにおけるレベル変換回路40の回
路図であり、この図において、11、12は入力側のデ
イジタル信号(以下、単に入力信号という)IN2、I
NIを受ける第1、2の入力回路、l3は第1、2の入
力回路工1、l2からの信号を差動増幅し、出力側のデ
イジタル信号として出力する差動増幅回路である。
路図であり、この図において、11、12は入力側のデ
イジタル信号(以下、単に入力信号という)IN2、I
NIを受ける第1、2の入力回路、l3は第1、2の入
力回路工1、l2からの信号を差動増幅し、出力側のデ
イジタル信号として出力する差動増幅回路である。
第1の入力回路11はカレントミラー接続したNMOS
トランジスタ14、15および各ソースが低電位電源V
ssに接続され、各ベースに入力信号IN2、INIを
それぞれ受けるPMOSトランジスタ16、l7により
構成される。NMOSトランジスタ14、15のソース
は接地(低電位電源:’Vssに接続)されており、N
MOSトランジスタ15のドレイン端子、すなわち、ノ
ード31から出力を取り出して差動増幅回路13に供給
するようになっている。
トランジスタ14、15および各ソースが低電位電源V
ssに接続され、各ベースに入力信号IN2、INIを
それぞれ受けるPMOSトランジスタ16、l7により
構成される。NMOSトランジスタ14、15のソース
は接地(低電位電源:’Vssに接続)されており、N
MOSトランジスタ15のドレイン端子、すなわち、ノ
ード31から出力を取り出して差動増幅回路13に供給
するようになっている。
なお、入力信号INI、IN2は互いに反転してPMO
Sトランジスタ16、17に入力されており、IN2=
IN1の関係にある。
Sトランジスタ16、17に入力されており、IN2=
IN1の関係にある。
第2の入力回路12も同様にカレントミラー接続したN
MOSトランジスタ18、19および各ベースに入力信
号INi IN2をそれぞれ受けるPMOSトランジ
スタ20、2lにより構成される。そして、NMOSト
ランジスタl8のドレイン端子、すなわち、ノード32
から出力を取り出して差動増幅回路13に供給するよう
になっている。
MOSトランジスタ18、19および各ベースに入力信
号INi IN2をそれぞれ受けるPMOSトランジ
スタ20、2lにより構成される。そして、NMOSト
ランジスタl8のドレイン端子、すなわち、ノード32
から出力を取り出して差動増幅回路13に供給するよう
になっている。
差動増幅回路13は第1、2のNMOSトランジスタ2
2、23および第1、2のバイポーラトランジスタ24
、25により構成される。第1、2のNMOSトランジ
スタ22、23のソースは接地(低電位電源:Vssに
接続)され、その各ゲートはたすきがけして第2、1の
バイポーラトランジスタ25、24の各エミッタにそれ
ぞれ接続されている。第1、2のバイポーラトランジス
タ24、25の各コレクタは高電位電源VCCに接続さ
れ、各ベースには第1、2の入力回路11、12からの
信号が互いに反転して入力している。そして、これら第
1、2のバイポーラトランジスタ24、25の各エミッ
タ端子、すなわち、ノード33、34から出力側のデイ
ジタル信号を取り出すようになっている。
2、23および第1、2のバイポーラトランジスタ24
、25により構成される。第1、2のNMOSトランジ
スタ22、23のソースは接地(低電位電源:Vssに
接続)され、その各ゲートはたすきがけして第2、1の
バイポーラトランジスタ25、24の各エミッタにそれ
ぞれ接続されている。第1、2のバイポーラトランジス
タ24、25の各コレクタは高電位電源VCCに接続さ
れ、各ベースには第1、2の入力回路11、12からの
信号が互いに反転して入力している。そして、これら第
1、2のバイポーラトランジスタ24、25の各エミッ
タ端子、すなわち、ノード33、34から出力側のデイ
ジタル信号を取り出すようになっている。
上記レベル変換回路l3は第2図に示すように、センス
アンプ回路41と出力回路42の間に設けられており,
、センスアンプ回路4lはメモリセルからデータを読み
出して増幅し、レベル変換回路40は、これを大きな振
幅に増幅して出力回路42に出力する。出力回路42は
レベル変換回路4oの出力信号をバソファ増幅して外部
に出力する。
アンプ回路41と出力回路42の間に設けられており,
、センスアンプ回路4lはメモリセルからデータを読み
出して増幅し、レベル変換回路40は、これを大きな振
幅に増幅して出力回路42に出力する。出力回路42は
レベル変換回路4oの出力信号をバソファ増幅して外部
に出力する。
以上の構或において、レベル変換回路4oの動作は次の
ように行われる。
ように行われる。
入力側のデイジタル信号INI、IN2は互いに反転し
て第1、2の入力回路11、12に入力され、その動作
は従来例で説明した通りである。したがって、第1の入
力回路11の場合には信号INIのレベルに対応してノ
ード31から同じ論理を差動増幅回路13に出力し、第
2の入力回路12の場合には信号INIのレベルと逆の
論理をノード32がら出力する。
て第1、2の入力回路11、12に入力され、その動作
は従来例で説明した通りである。したがって、第1の入
力回路11の場合には信号INIのレベルに対応してノ
ード31から同じ論理を差動増幅回路13に出力し、第
2の入力回路12の場合には信号INIのレベルと逆の
論理をノード32がら出力する。
いま、信号INIが“L”から“H”に変化しようとす
るとき、ノード31からも同しく“H”に変化しようと
する信号が差動増幅回路13の第1のハイボーラトラン
ジスタ24のベースに供給される。
るとき、ノード31からも同しく“H”に変化しようと
する信号が差動増幅回路13の第1のハイボーラトラン
ジスタ24のベースに供給される。
このため、第1のバイポーラトランジスタ24が直ちに
オンして一方のノード33が“H”になり、これは第2
のNMOS トランジスタ23のゲートに供給されて第
2のNMOSI−ランジスタ23がオンする。これによ
り、他方のノード34が“L”にダウンする。
オンして一方のノード33が“H”になり、これは第2
のNMOS トランジスタ23のゲートに供給されて第
2のNMOSI−ランジスタ23がオンする。これによ
り、他方のノード34が“L”にダウンする。
以上の動作をξクロ的に見ると、信号INIが″L”か
ら“H″に変化しようとするときは、信号IN2が“L
”にダウンしながらPMOSトランジスタ17のゲート
に印加され、しきい値を越えるとPMOSトランジスタ
l7がオンし、ノード31の電位が上昇し始める。そし
て、第1のバイポーラトランジスタ24のVbeを越え
ると、直ちに該トランジスタ24がオンしてノード33
の電位が上昇して″H”となる。これは、バイポーラト
ランジスタ24の特性から、PMOS トランジスタ1
7によってノード33の電位を上昇させるよりも、いか
に速い速度でプルアンプできることを意味している。
ら“H″に変化しようとするときは、信号IN2が“L
”にダウンしながらPMOSトランジスタ17のゲート
に印加され、しきい値を越えるとPMOSトランジスタ
l7がオンし、ノード31の電位が上昇し始める。そし
て、第1のバイポーラトランジスタ24のVbeを越え
ると、直ちに該トランジスタ24がオンしてノード33
の電位が上昇して″H”となる。これは、バイポーラト
ランジスタ24の特性から、PMOS トランジスタ1
7によってノード33の電位を上昇させるよりも、いか
に速い速度でプルアンプできることを意味している。
すなわち、一般にバイポーラトランジスタではVbeの
変化により、指数関数的にコレクタ電流が変化し相互コ
ンダクタンスg,が高い。これに対して、MOSI−ラ
ンジスタではチャネルに流れる電流はゲート電圧の2乗
でしか変わらず、g,が低い。したがって、負荷容量の
充・放電はバイポーラトランジスタが格段に優れており
、ノード3lの電位がわずかでも上昇してVbeを越え
ると、直ちにノード33が″H”にブルアソ、プされる
。言い換えれば、ノード31を“H”に移行させるとき
は移行の傾きが極めて急峻になり、従来に比してより一
層の高速動作をさせることができる。
変化により、指数関数的にコレクタ電流が変化し相互コ
ンダクタンスg,が高い。これに対して、MOSI−ラ
ンジスタではチャネルに流れる電流はゲート電圧の2乗
でしか変わらず、g,が低い。したがって、負荷容量の
充・放電はバイポーラトランジスタが格段に優れており
、ノード3lの電位がわずかでも上昇してVbeを越え
ると、直ちにノード33が″H”にブルアソ、プされる
。言い換えれば、ノード31を“H”に移行させるとき
は移行の傾きが極めて急峻になり、従来に比してより一
層の高速動作をさせることができる。
一方、第2の入力回路12の場合にはノード32から同
じく“H”に変化しようとする信号が差動増幅回路13
の第2のバイポーラトランジスタ25のベースに供給さ
れ、その結果一上記と同様の理由により他方のノード3
4も従来に比してより一層高速にプルアフプされる。
じく“H”に変化しようとする信号が差動増幅回路13
の第2のバイポーラトランジスタ25のベースに供給さ
れ、その結果一上記と同様の理由により他方のノード3
4も従来に比してより一層高速にプルアフプされる。
これに対して、信号INIが“H”から“L”に変化し
ようとするときは、ノード31からも同じく“L”に変
化しようとする信号が差動増幅回路13の第1のバイポ
ーラトランジスタ240ベース番こ供給される。このた
め、第1のバイボーラトランク24が直ちにオフしよう
とするが、このとき第2の入力回路12からノード32
に“H”に変化しまうとする信号が供給され、このため
、第2のバイポーラトランジスタ25が直ちにオンし、
第1のNMOSトランジスタ22のゲート電位が上昇し
て該トランジスタ22がオンする。これにより、ノード
33が直ちに“L″にダウンする。この場合もノード3
2が“H”に変化しようとするときに第2のバイポーラ
トランジスタ25が直ちにオンして第1のNMOSトラ
ンジスタ22をオンさせるため、上記と同様の理由によ
り極めて速くノード33のレベルがダウンする。すなわ
ち、ノード33、34のレベルをダウンさせるときはク
ロスカフブルの第1、2のNMOSI−ランジスタ22
、23をオンすことにより、より一層の高速動作を可能
としている。
ようとするときは、ノード31からも同じく“L”に変
化しようとする信号が差動増幅回路13の第1のバイポ
ーラトランジスタ240ベース番こ供給される。このた
め、第1のバイボーラトランク24が直ちにオフしよう
とするが、このとき第2の入力回路12からノード32
に“H”に変化しまうとする信号が供給され、このため
、第2のバイポーラトランジスタ25が直ちにオンし、
第1のNMOSトランジスタ22のゲート電位が上昇し
て該トランジスタ22がオンする。これにより、ノード
33が直ちに“L″にダウンする。この場合もノード3
2が“H”に変化しようとするときに第2のバイポーラ
トランジスタ25が直ちにオンして第1のNMOSトラ
ンジスタ22をオンさせるため、上記と同様の理由によ
り極めて速くノード33のレベルがダウンする。すなわ
ち、ノード33、34のレベルをダウンさせるときはク
ロスカフブルの第1、2のNMOSI−ランジスタ22
、23をオンすことにより、より一層の高速動作を可能
としている。
ここで、本実施例では第1、2の入力回路11,12に
カレントミラー接続したMOSI−ランジスタ14、1
5、18、19を含むことで、前述したように電源およ
び温度マージンを大きく保つことができ、また、差動増
幅回路13にバイポーラトランジスタ24、25を適切
に含むことで、従来例に対してバイポーラトランジスタ
の高速動作特性を活用でき、差動増幅回路としてより一
層高速化を図ることができる。
カレントミラー接続したMOSI−ランジスタ14、1
5、18、19を含むことで、前述したように電源およ
び温度マージンを大きく保つことができ、また、差動増
幅回路13にバイポーラトランジスタ24、25を適切
に含むことで、従来例に対してバイポーラトランジスタ
の高速動作特性を活用でき、差動増幅回路としてより一
層高速化を図ることができる。
なお、上記実施例は本発明を半導体メモリに通用した例
であるが、本発明の適用はこれに限るものではなく、差
動増幅回路として応用できるものであれば、他の半導体
集積回路装置にも適用できる。
であるが、本発明の適用はこれに限るものではなく、差
動増幅回路として応用できるものであれば、他の半導体
集積回路装置にも適用できる。
本発明によれば、電源および温度マージンを大きくしつ
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
することができ、差動増幅回路としてより一層高速化を
図ることができる。
つ、バイポーラトランジスタを適切に含むことで、従来
に比してバイポーラトランジスタの高速動作特性を活用
することができ、差動増幅回路としてより一層高速化を
図ることができる。
第1、2図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第1図はそのレヘル変換回路の回路図、第2図はそのレ
ベル変換回路を含む主要部のブロック図、 第3図は従来の差動増幅回路の回路図である。 11、12・・・・・・第1、2の入力回路、13−・
・・・・差動増幅回路、 14、15、18、19・・・・・・NMOSトランジ
スタ、16、17、20、21・・・・−・PMOSト
ランジスタ、22、23・・・−・・第1、2のNMO
Sトランジスタ、24、25・・・・・・第1、2のバ
イポーラトランジスタ、40・・・・・・レベル変換回
路、 41−・・・センスアンプ回路、 42・・・−・・出力回路。
例を示す図であり、 第1図はそのレヘル変換回路の回路図、第2図はそのレ
ベル変換回路を含む主要部のブロック図、 第3図は従来の差動増幅回路の回路図である。 11、12・・・・・・第1、2の入力回路、13−・
・・・・差動増幅回路、 14、15、18、19・・・・・・NMOSトランジ
スタ、16、17、20、21・・・・−・PMOSト
ランジスタ、22、23・・・−・・第1、2のNMO
Sトランジスタ、24、25・・・・・・第1、2のバ
イポーラトランジスタ、40・・・・・・レベル変換回
路、 41−・・・センスアンプ回路、 42・・・−・・出力回路。
Claims (1)
- 【特許請求の範囲】 カレントミラー接続したMOSトランジスタを含み、入
力信号を受ける第1、2の入力回路と、第1、2の入力
回路からの信号を差動増幅し、出力信号として出力する
差動増幅回路とを備え、前記差動増幅回路は、第1、2
のNMOSトランジスタおよび第1、2のバイポーラト
ランジスタで構成し、 第1、2のNMOSトランジスタのソースは低電位電源
に接続し、 第1、2のNMOSトランジスタの各ゲートはたすきが
けして第2、1のバイポーラトランジスタの各エミッタ
側にそれぞれ接続し、 第1、2のバイポーラトランジスタの各コレクタは高電
位電源に接続し、 第1、2のバイポーラトランジスタの各ベースには前記
第1、2の入力回路からの信号を互いに反転して入力し
、 第1、2のバイポーラトランジスタの各エミッタから出
力信号を取り出すように構成したことを特徴とする半導
体集積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002728A JPH03207093A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
US07/638,917 US5134319A (en) | 1990-01-10 | 1991-01-09 | Bicmos differential amplifier having improved switching speed |
EP19910400043 EP0437402A3 (en) | 1990-01-10 | 1991-01-10 | Semiconductor integrated circuit device |
KR1019910000268A KR940010834B1 (ko) | 1990-01-10 | 1991-01-10 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002728A JPH03207093A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03207093A true JPH03207093A (ja) | 1991-09-10 |
Family
ID=11537376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002728A Pending JPH03207093A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03207093A (ja) |
-
1990
- 1990-01-10 JP JP2002728A patent/JPH03207093A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4697112A (en) | Current-mirror type sense amplifier | |
US4333020A (en) | MOS Latch circuit | |
JPS6032912B2 (ja) | Cmosセンスアンプ回路 | |
US4724344A (en) | Sensing amplifier including symmetrical and asymmetrical load circuits | |
JPH08195631A (ja) | センス増幅器 | |
US3961279A (en) | CMOS differential amplifier circuit utilizing a CMOS current sinking transistor which tracks CMOS current sourcing transistors | |
JP3779341B2 (ja) | 半導体メモリ装置 | |
US5453704A (en) | Sense amplifier with positive feedback and self-biasing to achieve full voltage swing | |
US6937085B1 (en) | Sense amplifier based voltage comparator | |
US4860257A (en) | Level shifter for an input/output bus in a CMOS dynamic ram | |
US7262638B2 (en) | Current sense amplifier | |
US4749955A (en) | Low voltage comparator circuit | |
US4658160A (en) | Common gate MOS differential sense amplifier | |
EP0529545B1 (en) | Level shifting CMOS integrated circuits | |
JP2728013B2 (ja) | BiCMOS論理ゲート回路 | |
JPH04335297A (ja) | 半導体集積回路装置のための入力バッファ回路 | |
JPH03207093A (ja) | 半導体集積回路装置 | |
JPH0567950A (ja) | コンパレータ | |
JP3968818B2 (ja) | アンプ | |
JPH08307224A (ja) | 演算増幅回路 | |
JP2809932B2 (ja) | 入力バッファ回路 | |
US20040145389A1 (en) | High speed current mode NOR logic circuit | |
JP3048774B2 (ja) | センス回路及びこれを用いたメモリ回路 | |
JPH0581088B2 (ja) | ||
JPH0785682A (ja) | 差動増幅回路 |