KR930015010A - 반도체 기억장치의 전하저장전극 제조방법 - Google Patents

반도체 기억장치의 전하저장전극 제조방법 Download PDF

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Abstract

본 발명은 반도체 기억장치의 전하저장전극 제조방법에 관한 것으로, 전하저장 전극의 표면적을 극대화하기 위해 이웃한 전하저장전극 사이의 간격을 리소그라피(lithography) 기술에서의 최소간격 이하로 극소화하고, 전하저장전극의 형태를 원통형, 2중원통형등의 구조로하여 전하저장전극의 표면적을 최대화할 수 있는 반도체 기억장치의 전하저장전극 제조방법에 관한 것이다.

Description

반도체 기억장치의 전하저장전극 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1F도는 본 발명의 제1실시예에 의해 전하저장 전극 제조과정을 나타낸 단면도,
제2A도 및 제2B도는 본 발명의 제2실시예에 의해 전하저장전극 제조과정을 나타낸 단면도,
제3A도 및 제3B도는 본 발명의 제3실시예에 의해 전하저장전극 제조과정을 나타낸 단면도.

Claims (20)

  1. 반도체 기판 일정부분에 소자분리 절연막이 형성되고, 게이트 전극과 소오스, 드레인 전극을 포함한 MOSFET 소자 에드레인전극에는 비트선이 연결되고, 소오스전극에는 적층 캐패시터가 연결된 고집적 반도체 기억장치의 제조방법에 있어서, 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에 의한 최소간격이하로 극소화하고, 전하저장 전극의 내, 외부 측벽의 표면적을 최대화하기 위하여, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인 전극을 형성하고 전체적으로 층간절연막을 형성하는 공정단계와, 상기 소오스전극 상부 일정부분의 층간절연막을 제거하여 전하저장 전극용 콘택홀을 형성하고, 제1전하저장전극용 전도층을 증착하고, 그 상부에 제1절연막을 두껍게 형성한 후 전하저장전극 마스크를 이용하여 예정부분의 제1절연막을 식각하여 각각의 제1절연막 패턴을 형성하는 공정단계와, 제1절연막 패턴 상부에 제2절연막을 형성한 다음 식각공정으로 제1절연막 패턴 측벽에 제2절연막 스페이서를 형성하고, 제2절연막 스페이서 사이의 노출된 제1전하저장전극용 전도층을 식각하여 각각의 제1전하저장전극을 형성하는 공정단계와, 상기 제2절연막 스페이서 사이의 공간에 식각 베리어층 패턴을 형상한 다음, 전체구조 상부에 제2전하저장전극용 전도층을 증착하고 식각베리어층 패턴 상부면의 제2전하저장 전극용 도전층은 식각하여 식각베리어층 패턴 측벽에 각각의 제2전하저장전극을 형성하는 공정단계와, 식각베리어층 패턴을 제거하는 단계로 이루어져 제1전하저장 전극의 가장자리에 원통형의 제2전하저장 전극의 상호 접속되도록 하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  2. 제1항에 있어서, 상기 제1절연막 패턴을 형성하는 공정에서 전하저장 전극과 전하저장 전극 사이의 간격이 리소그라피 기술로 형성할 수 있는 최소간격으로 된 전하저장 전극마스크를 이용하여 제1 전하저장 전극의 형태를 갖는 각각의 제1절연막 패턴을 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  3. 제1항에 있어서, 상기 식각베리어층 패턴을 형성하는 공정은 제1절연막 패턴과 제2절연막 스페이서 상부 및 측벽에 제1 및 제2절연막에 대한 식각베리어층을 증착한 다음, 에치백 공정으로 상기 제1절연막 패턴 상부면이 노출되기까지 식각베리어층을 제거하여 식각베리어층 패턴을 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  4. 제1항에 있어서, 각각의 제2전하저장 전극을 형성하는 공정은 증착된 제2 전하저장 전극용 전도층을 블렌켓 식각하여 식각베리어층 패턴 측벽에 제2 전하저장 전극용 전도층 스페이서를 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  5. 제1 또는 4항에 있어서, 상기 각각의 제2 전하저장 전극을 형성하는 공정은 제2 전하저장 전극용 전도층 상부에 감광막을 도포하고 1 : 1의 식각선택비로 감광막 제2 전하저장 전극용 도전층을 식각베리어층 패턴 최상부면의 노출되기까지 식각하여 각각의 제2 전하저장 전극을 형성하고, 감광막을 제거하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  6. 제1항에 있어서, 상기 식각베리어층 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  7. 제1항에 있어서, 상기 제1 및 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  8. 반도체 기판 일정부분에 소자분리 절연막이 형성되고, 게이트 전극과 소오스, 드레인 전극을 포함한 MOSFET 소자에 드레인 전극에는 비트선이 연결되고, 소오스전극에는 적층 캐패시터가 연결된 고집적 반도체 기억장치의 제조방법에 있어서, 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에 의한 최소간격 이하로 극소화하고, 전하저장 전극의 내, 외부 측벽의 표면적을 최대화하기 위하여, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인 전극을 형성하고 전체적으로 층간절연막을 형성하는 공정단계와, 상기 소오스전극 상부 일정부분의 층간절연막을 제거하여 전하저장 전극용 콘택홀을 형성하고, 제1전하저항전극용 전도층을 증착하고, 그 상부에 제1절연막을 두껍게 형성한 후 전하저장전극 마스크를 이용하여 예정부분의 제1절연막을 식각하여 각각의 제1절연막 패턴을 형성하는 공정단계와, 제1절연막 패턴 상부에 제2절연막을 형성한 다음 식각공정으로 제1절연막 스페이서 사이의 노출된 제1전하저장전극용 전도층을 식각하여 각각의 제1전하저장전극을 형성하는 공정단계와, 상기 제2절연막 스페이서 사이의 공간에 식각베리어층 패턴을 형성한다음, 제3절연막을 전체적으로 예정두께로 형성하고, 식각 공정으로 식각베리어층 측벽에 제3절연막 스페이서를 형성하는 공정단계와, 제2전하저장전극용 전도층을 전체구조 상부에 예정된 두께로 증착하고 식각베리어층 패턴 및 제3절연막 스페이서의 최상부면의 제2전하저장 전극용 도전층은 식각하여 각각의 2중 원통형의 제2전하저장전극을 형성하는 공정단계와, 상기 식각베리어층 패턴을 제거하여 단계로 이루어져 제1전하저장 전극의 예정된 부분에 2중원통형 제2전하저장 전극이 상호 접속되도록 하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  9. 제8항에 있어서, 상기 제1절연막 패턴을 형성하는 공정에서 전하저장 전극과 전하저장 전극 사이의 간격이 리소그라피 기술로 형성할 수 있는 최소간격으로 된 전하저장 전극마스크를 이용하여 제1 전하저장 전극의 형태로 각각의 제1절연막 패턴을 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  10. 제8항에 있어서, 상기 식각베리어층 패턴을 형성하는 공정은 제1절연막 패턴과 제2절연막 스페이서 상부 및 측벽에 제1 및 제2절연막에 대한 식각베리어층을 증착한 다음, 에치백 공정으로 상기 제1절연막 패턴 상부면이 노출되기까지 제1절연막을 제거하여 식각베리어층 패턴을 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  11. 제8항에 있어서, 각각의 제2전하저장 전극을 형성하는 공정은 증착된 제2 전하저장 전극용 전도층을 블렌켓 식각하여 제3절연막 스페이서 측벽과 식각베리어층 패턴 측벽에 각각 제2 전하저장 전극용 전도층 스페이서를 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  12. 제8 또는 11항에 있어서, 상기 각각의 제2 전하저장 전극을 형성하는 공정은 제2 전하저장 전극용 전도층 상부에 감광막을 도포하고 1 : 1의 식각선택비로 감광막과 제2 전하저장 전극용 도전층을 식각하되 제3절연막 스페이서 및 식각베리어층 패턴 최상부면의 노출되기까지 식각하여 각각의 2중원통형 제2 전하저장 전극을 형성하고, 감광막을 제거하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  13. 제8항에 있어서, 상기 식각베리어층 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  14. 제8항에 있어서, 상기 제1 및 제2 절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  15. 반도체 기판 일정부분에 소자분리 절연막이 형성되고, 게이트 전극과 소오스, 드레인 전극을 포함한 MOSFET 소자에 드레인 전극에는 비트선이 연결되고, 소오스전극에는 적층 캐패시터가 연결된 고집적 반도체 기억장치의 제조방법에 있어서, 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에 의한 최소간격이하로 극소화하고, 전하저장 전극의 내, 외부 측벽의 표면적을 최대화하기 위하여, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인 전극을 형성하고 전체적으로 층간절연막을 형성하는 공정단계와, 상기 소오스전극 상부 일정부분의 층간절연막을 제거하여 전하저장 전극용 콘택홀을 형성하고, 제1전하저장전극용 전도층을 증착하고, 그 상부에 제1절연막을 두껍게 형성한 후 전하저장전극 마스크를 이용하여 예정부분의 제1절연막을 식각하여 각각의 제1절연막 패턴을 형성하는 공정단계와, 제1절연막 패턴 상부에 제2절연막을 형성한 다음 식각공정으로 제1절연막 패턴 측벽에 제2절연막 스페이서를 형성하고, 제2절연막 스페이서 사이의 노출된 제1전하저장전극용 전도층을 식각하여 각각의 제1전하저장전극을 형성하는 공정단계와, 상기 제2절연막 스페이서 사이의 공간에 식각 베리어층 패턴을 형성한 다음, 전체구조 상부에 제2전하저장전극용 전도층을 증착하고 식각베리어층 패턴 상부면의 제2전하저장 전극용 도전층의 예정부분을 식각하여 각각의 제2전하저장전극을 형성하는 공정단계와, 상기 식각베리어층 패턴을 제거하는 단계로 이루어져 중앙부의 일부가 제거된 덮개를 구비한 원통형 제2전하저장 전극으로 형성하고, 제1전하저장전극과는 상호 접속되도록 하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  16. 제15항에 있어서, 상기 제1절연막 패턴을 형성하는 공정에서 전하저장 전극과 전하저장 전극 사이의 간격이 리소그라피 기술로 형성할 수 있는 최소간격으로 된 전하저장 전극마스크를 이용하여 제1 전하저장 전극의 형태를 갖는 각각의 제1절연막 패턴을 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  17. 제15항에 있어서, 상기 식각베리어층 패턴을 형성하는 공정은 제1절연막 패턴과 제2절연막 스페이서 상부 및 측벽에 제1 및 제2절연막에 대한 식각베리어층을 증착한 다음, 에치백 공정으로 상기 제1절연막 패턴 상부면이 제2절연막 스페이서가 노출되기까지 식각베리어층을 제거하여 식각베리어층 패턴을 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  18. 제15항에 있어서, 상기 각각의 제2 전하저장 전극을 형성하는 공정은 제2 전하저장 전극용 전도층 상부에 감광막을 도포하고 1 : 1의 식각선택비로 감광막 제2 전하저장 전극용 도전층 식각하되 식각베리어층 패턴 최상부면의 노출되기까지 식각하여 각각의 제2 전하저장 전극을 형성하고, 감광막을 제거하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  19. 제15항에 있어서, 상기 식각베리어층 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  20. 제15항에 있어서, 상기 제1 및 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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