KR940009356B1 - 반도체 집적회로장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 반도체 집적회로장치의 실시예를 나타낸 단면도.
제2도는 제1도에 도시된 반도체 집적회로장치의 제조공정을 나타낸 단면도.
제3도는 본 발명에 따른 반도체 집적회로장치의 다른 실시예를 나타낸 단면도.
제4도는 종래의 반도체 집적회로장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 1′ : P형 실리콘기판
2 : N+매립층 3 : P-에피택셜층
4 : N웰층 5 : 깊은 고농도의 N+층
6 : 필드산화막 7 : 제1게이트산화막
8a : MOSFET의 게이트전극 8b : CCD의 제1게이트전극
9 : 제2게이트산화막 10 : 베이스확산영역
11 : 에미터개구부 12a : CCD 제2게이트전극
12b : 에미터전극 13a : N+확산층
13b : 에미터 N+확산층 14a : P+확산층
14b : P+외부베이스층 15 : 층간막
16 : 금속전극 101,301 : P채널 MOSFET
102,302 : N채널 MOSFET 103,303 : CCD
104,304 : 바이폴라트랜지스터
[산업상의 이용분야]
본 발명은 반도체 집적회로장치에 관한 것으로, 특히 바이폴라트랜지스터, MOS형 전계효과트랜지스터(MOSFET) 및 CCD를 동일한 기판상에 형성하는 소위 Bi-CMOS-CCD 기술에 관한 것이다.
[종래의 기술 및 그 문제점]
CCD형 소자는 고집적화, 저소비 전력화가 용이하기 때문에 라인센서나 영역센서(area senser)등의 고체촬상소나나, CCD 지연선소자(遲延線素子) 등에 사용되고 있다. 예컨대, 종래의 CCD지연선소자를 포함하는 IC는 그 구조상 MOSFET와 더불어 동일 기판에 만들어지게 된다.
제4도는 종래의 CCD 지연선 IC 의 구성소자를 모식적으로 나타낸 단면도로, P형 실리콘기판(41)에 CCD(403)와 N채널 MOSFET(402) 및 P채널 MOSFET(401)로 이루어진 CMOS FET가 탑재되면서 각 소자는 필드산화막(46)에 의해 소자분리되어 있는바, 여기서 각 소자의 금속전극(56) 및 게이트전극(48, 52)은 도시되지 않았지만 절연막(55)상에 형성되는 전극배선막 등에 의해 서로 접속되어 기능회로를 형성하게 된다. 또 CCD는 신호를 지연시키는 작용을 하게 되고, 이에 관련되 그밖의 신호처리는 내장된 MOSFET회로가 행하게 된다. 그러나 MOSFET의 능력은 제한되어 있고, 일반적으로는 바이폴라트랜지스터로 구성된 그 밖의 칩의 IC 에 의해 신호가 처리되도록 되어 있다.
또, 조립기술에서는 각각의 기능을 가지는 복수의 칩을 1개의 패키지에 넣어서 1개의 기능장치로 하는 다 중칩의 기술 개발이 진행되고 있다.
상기한 바와 같이, 신호지연기능이 필요한 회로시스템을 구성하는 경우, 신호지연을 행하는 CCD와 대부분의 신호처리를 담당하는 바이폴라IC 는 1개의 칩에 탑재할 수 없으므로 별도의 IC로 해야만 하는데, 이 때문에 개발된 다중칩 기술에서도 개별 IC의 조합이라는 점에서 마찬가지로 다음과 같은 문제점이 있게 된다. 즉,
① 칩간의 전극을 본딩와이어 및 프린트기판상의 배선으로 전기접속하게 되므로 배선이 길어져서 개별 IC 본래의 고속화 성능을 충분히 발휘시킬 수가 없게 된다.
② 패키지가 커지고, 예컨대 펠렛 수 증가에 따른 크랙(crack) 발생확률의 증가와 내습성열화 등 신뢰성 레벨이 저하될 우려가 있게 된다.
③ 개별 IC를 조합시키기 때문에 최적의 시스템화를 이루기 어렵게 되고, 핀수를 삭감하여 기기의 소형화를 도모하는 것이 어렵게 되며, 또 저소비전력화에도 한계가 있게 된다.
또, CCD형 소자와 CMOS 소자를 탑재한 IC 자체에 대해서 기술하면, MOS형 트랜지스터는 일반적으로 구동능력이 낮고 아날로그신호의 처리를 원활히 하지 못하기 때문에 이 MOS형 아날로그회로가 IC의 수율을 떨어뜨리게 된다.
이상 설명한 바와 같이, CCD형 IC, 바이폴라형 IC 및 MOS형 IC로 구성되는 종래의 반도체 집적회로장치에서는 복수의 개별 IC 또는 LSI를 조합시켜 1개의 기능 시스템으로 하게 되는바, 이 때문에 종래의 기술에서는 상기한 바와 같이 본딩와이어 등에 의한 고속성능의 저하와 패키지가 커짐에 의한 신뢰성레벨의 저하가 초래되게 되고, 또 시스템 IC화가 어렵고, 기기의 소형화나 저소비 전력화에 한계가 있게 되며, MOS형 아날로그회로에 의한 수율저하 등의 문제점이 있게 된다.
또 일반적으로 반도체 집적회로의 기능의 대규모화와 고속도화에 대한 사용자의 요구가 강하여, 예컨대 전극배선 저항의 저감화, 회로의 고집적화는 항상 요망되고 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 바이폴라형 소자, MOS형 소자 및 CCD형 소자로 구성되는 반도체 집적회로장치에 있어서 상기한 종래의 기술의 문제점을 해결하여 고속화, 시스템 IC화, 저소비 전략화 등을 얻음과 더불어 신뢰성 및 생산성이 향상될 수 있도록 된 구조의 반도체 집적회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명의 반도체 집적회로장치는, 바이폴라트랜지스터, MOS형 FET 및 CCD소자를 동일한 반도체기판상에 집적(온칩화)됨과 더불어 MOS형 FET 및 CCD의 각 게이트전극 중에 적어도 1개의 게이트전극과 바이폴라트랜지스터의 에미터전극이 저저항층으로 이루어진 것을 특징으로 한다.
또, 상기 저저항층은 실리사이드층(Si와 금속원소의 금속간화합물) 및 폴리사이드층(폴리실리콘층과 실리사이드층의 적층) 중의 어느 1개의 층, 또는 폴리실리콘층, 실리사이드층 및 폴리사이드층 중의 어느 1개의 층과 고융점 금속층(예컨대 W, Mo, Ti, Ta 등의 녹기 어려운 금속층)의 적층으로 이루어진다.
또, 본 발명의 반도체 집적회로장치는 종래 개별 IC로 되어 있던 주변회로를 조합하여 시스템화를 행하게 되는데, 이때 아날로그회로는 주로 바이폴라트랜지스터로 구성한다.
[작용]
상기와 같이 구성된 본 발명은, 종래의 MOS 형 아날로그회로에 기인하는 수율의 저하가 방지된다. 또 종래의 반도체형 IC의 기능의 일부를 저소비 전력화에 유리한 MOS형 IC에 부담시키는 등으로 장치의 저소비전력화를 도모할 수 있다.
CCD소자, MOS형 FET 및 바이폴라트랜지스터 등의 기판상의 배치패턴은 복잡한 공정없이 마음대로 변화시킬 수 있으므로 시스템 기능에 대응한 최적의 배치패턴을 선택할 수 있다.
또, 온칩화에 의해 각 기능소자간의 배선으로는 종래의 프린트 기판상의 배선 및 본딩와이어접속 대신에 칩상에 전극배선막을 사용하게 되므로 배선길이를 대폭감소시킬 수 있게 되고, 또 전극배선으로서 폴리사이드층 등의 저저항층을 사용하기 때문에 동작의 고속성이 현저하게 개선된다.
또, 온칩화에 의해 핀 수의 삭감과 장치의 소형화가 가능해짐과 두불어, 펠렛의 크랙 내습성열화 등의 발생 확률은 감소하여 신뢰성 보증레벨이 향상된다.
그리고, 온칩화시에 전극 또는 전극배선으로서 폴리사이드 등의 저저항 재료를 사용하게 되므로 전류밀도가 다른, 예컨대 바이폴라트랜지스터의 전극과 CCD의 제2게이트전극을 동일한 재료와 동일한 공정으로패터닝하여 형성할 수 있다. 또, 폴리사이드 등의 상기 저저항층에 고농도의 불순물을 도우프해 도구 이를 바이폴라트랜지스터의 에미터 확산원으로 함으로써 얕은 에미터영역을 형성할 수도 있다. 이와 같이, 프로세스층을 가능한 한 억제하고, 고속화와 회로의 고집적화를 도모하는 것이 가능하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 반도체 집적회로장치(예컨대, CCD형 지연선장치)의 1실시예에 대해 상세히 설명한다.
제1도는 본 장치를 구성하는 주요한 능동소자의 대표예를 나타낸 단면도로서, 제1도에서 P-에피택셜층(3)과 P형 실리콘기관(1′)으로 이루어진 반도체기판(1)상의 P채널 MOSFET(101), N채널 MOSFET(102), 2층게이트구조의 CCD(103) 및 바이폴라트랜지스터(104)가 형성되어 있는데, 여기서 각 소자는 필드산화막(6)에 의해 소자 분리되어 있다. 또, 바이폴라트랜지스터(104)의 에미터전극(12b) 및 CCD(103)의 제2게이트전극(12a)은 동일한 공정에서 패터닝된 폴리실리콘층(As 도우프)과 실리사이드층(MoSi2)을 적층한 폴리사이드층으로 이루어진다. 또, 바이폴라트랜지스터(104)의 에미터 N+확산층(13b)은 에미터전극(12b)을 불순물 확산층원으로 하여 형성된 얇은 층이다.
다음에 제2도를 참조하여 제1도에 나타낸 장치의 제조방법을 설명함과 더불어 그 장치의 세부구조에 대해서 설명한다.
18~25Ω·㎝ 정도의 P형 실리콘기판(1′)에 안티몬(Sb)의 고상확산(固相擴散)으로 N+매립층(2)을 형성하고, 다음에 보론이 도우프된 P-에피택셜층(3)을 두께 3㎛정도 성장시킨다. 이어 선택적인 이온 주입과 열확산으로 N웰층(4) 및 깊은 고농도의 N+층(5)을 형성한다. 그리고 선택산화(LOCOS)로 필드산화막(6)을 형성하고 소자분리를 행한다[제2a도].
소자영역상의 산화막을 일단 제거하고 950℃의 열산화로 두께 500~700Å의 제1게이트산화마기(7)을 형성한 다음 레지스트를 마스크로 하여 CCD(103)의 매립 채널이온주입 및 MOSFET의 채널이온주입을 행한다. 다음에 언도우프 폴리실리콘을 4000Å 퇴적하고, 950℃에서 인을 확산하여 이것을 패터닝함으로써 MOSFET의 게이트전극(8a) 및 CCD의 제1게이트전극(8b)을 형성한다. 이 게이트재료로서는 도우프 폴리실리콘이나 실리사이드층, 폴리사이드층, 고융점 금속층, 또는 이들의 적층을 이용할 수 있다. 그리고, 다음에 제1게이트전극(8b)과 레지스트를 마스크로 하여 CCD의 베리어 이온주입을 행한다[제2b도].
그리고, 습식에칭으로 상기 게이트전극(8a, 8b) 바로 아래 이외의 노출되어 있는 산화막을 제거한 후, 제차 950℃의 열산화로 제2게이트산화막(9)을 형성한다. 여기서 레지스트를 마스크로 바이폴라트랜지스터(104)의 베이스확산영역(10)에 보론을 이온주입한다. 다음에, 바이폴라트랜지스터의 에미터부(11)를 개구하고 1000Å 정도의 폴리실리콘층을 형성한 후 전면에 비소(As)를 예컨대 도우즈량 4 ×1015atmos/㎠로 이온주입하고, CVD막(SiO2)을 피복하여 확산시킨다. 단, 이 폴리실리콘층에 불순물을 도우프하는 방법으로서는 상기 이온주입법 이외에도 POCI3등의 확산원을 이용해도 되고, 또 불순물을 포함한 폴리실리콘을 퇴적시키는 방법도 가능하다. 다음에 CVD막을 제거하고, 상기 폴리실리콘층에 고융점 금속의 실리사이드, 예컨대, MoSi2를 2500Å 스퍼터로 적층한다. 그리고 이와 같이 형성한 층을 패터닝하여 CCD의 제2게이트전극(12a)과 바이폴라트랜지스터의 에미터전극(12b)을 남긴다[제2c도].
다음에 CCD(103) 및 N채널 MOSFET(102)의 소오스, 드레인 등에 비소(As)를 이온주입하고 열산화한 다음, P채널 MOSFET(101)의 소오스, 드레인 및 바이폴라트랜지스터(104)의 외부 베이스영역 등에 보론을 이온주입한다. 이때 이들의 이온주입은 필드산화막(6)과 게이트전극 (8a, 8b) 및 에미터전극(12b)을 마스크로 하는 자기정합 방식으로 행해지게 되므로 위부 베이스와 에미터영역간 등의 치수를 좁게 할 수 있게 된다. 따라서, 고집적화와 고속 동작에 적합한 바이폴라트랜지스터를 얻을 수 있게 된다.
다음에 CVD막(SiO2) 3000Å, BPSG막 9000Å, PSG막 2500Å을 연속적으로 퇴적하고, 950℃에서 용융, 인게터(燐 getter)와 에미터의 불순물 확산 등을 동시에 행하여 N채널 MOSFET(102) 및 CCD(103) 의 N+확산층(13a), 바이포라트랜지스터(104)의 에미터 N+확산층(13b), P채널 MOSFET(101)의 P+확산층(14a) 및 바이폴라트랜지스터의 외부 베이스영역(14b)을 형성한다. 단 에미터(N+) 확산층(13b)을 형성할 때 콜렉터 N+확산층 (5)에 동일한 공정을 실시해도 좋다. 그리고, 상기 공정 이후는 공지의 금속피착 공정을 행하여 금속전극(16)을 형성하고, 반도체 집적회로장치를 완성한다. 한편, 참조부호 15는 상기 CVD막 BPSG막 및 PSG 막의 적층으로 이루어진 층간막이다[ 제2d도].
상기 실시예에서 바이폴라트랜지스터의 에미터전극(12b)과 CCD의 제2게이트전극(12a)은 동일한 공정에서 패터닝된 폴리사이드층이지만, 이에 한정되는 것은 아니고, 예컨데 CCD의 제1게이트전극과 바이폴라트랜지스터의 에미터전극이 동일한 공정에 패터닝되어도 된다. 즉, 바이폴라트랜지스너의 에미터전극과 MOSFET의 게이트전극 및 CCD의 게이트전극중에 적어도 1개의 게이트전극이 동일한 공정으로 패터닝된 것이라면 좋다.
따라서, 1층 게이트구조의 CCD의 경우에는 MOSFET을 포함한 모든 게이트전극과 바이폴라트랜지스터의 에미터전극이 동일한 공정에서 패터닝되어도 된다. 제3도는 이 경우의 집적회로장치의 일례를 나타낸 단면도로, 제3도의 CCD(303)는 1층게이트 구조이고, CCD의 게이트전극(32a), P채널 및 N채널 MOSFET(301, 302)의 게이트전극(32a) 및 바이폴라트랜지스터(304)의 에미터전극(32a)은 동일한 공정에서 패터닝된 폴리사이드층으로 이루어진 전극이다. 이 경우에는 MOSFET 및 CCD의 게이트전극이 한번의 공정으로 형성되므로 공정의 간략화가 가능하게 된다.
또, 상기 실시예에 있어서 바이폴라트랜지스터의 에미터전극 및 이와 동시에 형성되는 게이트전극의 재료는 폴리사이드층을 사용하여 그 층저항을 약 3Ω/□로 낮게 할 수 있었는데, 이 전극재료는 폴리사이드층에 한정되지 않고, 실리사이드층, 또는 불순물이 도우프된 폴리실리콘층, 실리사이드층 및 폴리사이드층 중의 어느 1층과 고융점 금속층의 적층을 사용해도 마찬가지로 저저항 전극층을 얻을 수 있다.
상기 실시예의 집적회로장치에서는 CCD형 소자, 바이폴라형 소자 및 MOS 형 소자를 온칩화 함으로써 다음의 효과를 얻을 수 있다.
① 각 소자간의 전기접속을 종래의 프리트기판상의 배선 및 본딩와이어 대신에 전극배선층으로 행하게 되므로 고속화 성능을 개선할 수 있다.
② 복수개의 칩을 1개의 패키지에 넣는 종래 기술에 비해 1개의 칩으로 되기 때문에 크랙이나 내습성 열화등의 고장발생 확률이 감소하여 신뢰성 레벨이 향상된다.
③ 상기 에피택셜층상의 각 기능소자의 배치패턴은 복잡한 공정없이 마음대로 변환시킬 수 있기 때문에 기스템 기능에 대응한 최적의 배치패턴을 선택할 수 있게 된다. 따라서 시스템 IC화가 용이하게 된다. 또, 아날로그신호 처리는 주로 바이폴라형 IC가 행하도록 하면서 저소비전력화에 유리한 MOS형 IC의 활용을 도모할 수 있다. 이에 따라 종래의 MOS 형 아나로그회로에 의해 초래되면 수율의 저하를 개선할 수 있고,또 핀 수를 삭감하여 기기의 소형화를 도모하는 것도 가능하다.
또 상기 실시예의 집적회로장치에서는 바이폴라트랜지스터의 에미터전극과 CCD 나 MOS 형 IC의 게이트전극은 폴리사이드층 등의 저저항층으로 형성되기 때문에 장치의 고속성이 현저하게 개선된다. 또 바이폴라트랜지스터에서는 에미터의 얕은 확산과 외부 베이스와 에미터간의 거리를 축소하는 것에 의해 고속동작에 적합한 트랜지스터를 얻을 수 있다. 또 이 전극재를 배선으로서 이용함에 의해 회로의 고집적화가 가능하게 된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 바이폴라형 소자, MOS형 소자 및 CCD 형 소자를 온칩화하고, 또 기능소자의 에미터전극이나 게이트전극으로 폴리사이드 등의 저저항 재료를 사용함으로써, 상기한 종래 기술의 문제점을 해결하여 고속화와 시스템 IC화, 저소비 전력화 등을 얻을 수 있음과 더불어 신뢰성 및 생산성을 향상시킬 수 있는 구조의 반도체 집적회로장치를 제공할 수 있게 된다.
Claims (1)
- 동일 반도체기판(1)상에 집적된 바이폴라트랜지스터(104, 304)와 MOS형 전계효과 트랜지스터(101, 102, 301, 302) 및 CCD 소자(103, 303)를 구비하고, 바이폴라트랜지스터의 에미터전극(12b, 32a)과 MOS형 전계효과 트랜지스터의 게이트전극(8a, 32a) 및 CCD 소자의 게이트전극(12a, 32a)이 불순물이 도우프된 폴리실리콘층과 고융점 금속층의 적층으로 이루어진 것을 특징으로 하는 반도체 집적회로장치.
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