JP2008177620A - 固体撮像装置 - Google Patents

Abstract

【課題】 少ない工程数かつ低い製造コストで製造することができる固体撮像装置を提供する。
【解決手段】 ｎ型領域内に設けられるｐ型不純物濃度が５×１０¹⁸／ｃｍ³ 以上であるソース及びドレイン並びにゲートを含むｐチャネルＭＯＳトランジスタと、ｐ型領域及び前記ｐ型領域内に形成されたｎ型領域を有するフォトダイオードと、電荷を転送するための前記ｐ型領域内に形成されたｎ型領域からなる電荷転送路と、前記フォトダイオードから前記電荷転送路へ電荷を読み出すために前記フォトダイオードのｎ型領域と前記電荷転送路のｎ型領域との間の前記ｐ型領域の上に絶縁膜を介して設けられるトランスファゲートとを同一半導体基板上に有する固体撮像装置を提供する。
【選択図】 図８

Description

本発明は、固体撮像装置に関し、特にフォトダイオード、電荷転送路及びトランジスタを含む固体撮像装置に関する。

固体撮像装置は、フォトダイオード、電荷転送路及びアンプを有する。フォトダイオードは、入射した光を電荷（電子）に変換する。電荷転送路は、電荷結合素子（ＣＣＤ）により構成され、フォトダイオードにより光電変換された電荷（電子）を転送する。アンプは、ｎチャネルＭＯＳトランジスタを有し、電荷転送路により転送された電荷量を増幅して、電圧値として外部に出力する。上記のフォトダイオード、電荷転送路及びアンプは同一半導体チップ上に形成される。

上記の電荷転送路は、電子を扱うユニポーラデバイスである。アンプ内のｎチャネルＭＯＳトランジスタも、電子を扱うユニポーラデバイスである。電荷転送路及びｎチャネルＭＯＳトランジスタは、共に、電子を扱うユニポーラデバイスであり、構成上の共通点が多い。その両者を同一半導体チップ上に形成することは、比較的容易である。

それに対し、ホール（正孔）を扱うユニポーラｐ型ＭＯＳトランジスタは、電荷転送路及びｎチャネルＭＯＳトランジスタとは構成上の共通点が少なく、同一半導体チップ上に形成することは比較的困難である。

ＣＭＯＳは低消費電力等の利点を有するため、例えば電荷転送路の制御回路にＣＭＯＳを使用したいとの要求がある。しかし、上記の理由により、固体撮像装置を構成する半導体チップ上にＣＭＯＳを形成することは困難である。ＣＭＯＳを形成すると、工程数が増加し、製造コストが増加する。

また、仮に上記の固体撮像装置を構成する半導体チップとは別の半導体チップ上に、ＣＭＯＳを含む制御回路を形成した場合にも、製造コストが増加する。さらに、これら２つの半導体チップを別のパッケージにして製造する場合にも、製造コストが増加する。

本発明の目的は、少ない工程数かつ低い製造コストで製造することができる固体撮像装置を提供することである。

本発明の一観点によれば、ｎ型領域内に設けられるｐ型不純物濃度が５×１０¹⁸／ｃｍ³ 以上であるソース及びドレイン並びにゲートを含むｐチャネルＭＯＳトランジスタと、ｐ型領域及び前記ｐ型領域内に形成されたｎ型領域を有するフォトダイオードと、電荷を転送するための前記ｐ型領域内に形成されたｎ型領域からなる電荷転送路と、前記フォトダイオードから前記電荷転送路へ電荷を読み出すために前記フォトダイオードのｎ型領域と前記電荷転送路のｎ型領域との間の前記ｐ型領域の上に絶縁膜を介して設けられるトランスファゲートとを同一半導体基板上に有する固体撮像装置が提供される。

本発明によれば、固体撮像装置を形成する半導体基板上にｐチャネルＭＯＳトランジスタを形成することができる。

図１は、本発明の実施例による固体撮像装置を構成する半導体チップ１の平面図である。

半導体チップ１は、フォトダイオード（光電変換素子）２、垂直電荷転送路（ＶＣＣＤ）３、トランスファゲート（読出ゲート）４、水平電荷転送路（ＨＣＣＤ）６、出力アンプ７及び制御部８を有する。

フォトダイオード２は、２次元行列状に配置され、受光した光を電荷に変換して蓄積する。フォトダイオード２の左隣には、トランスファゲート４を介して垂直電荷転送路３が設けられる。トランスファゲート４は、フォトダイオード２内の電荷を垂直電荷転送路３に読み出す。

垂直電荷転送路３は、電荷結合素子により構成され、フォトダイオード２から読み出された電荷を上から下方向（垂直方向）に転送する。水平電荷転送路６は、電荷結合素子により構成され、垂直電荷転送路３から転送された電荷を１行単位で受け取り、右から左方向（水平方向）に転送する。

出力アンプ７は、ｎチャネルＭＯＳトランジスタを含み、水平電荷転送路６から転送された電荷量に対応する電圧を出力する。この電圧値は、画素値に相当する。フォトダイオード２は、画素に相当する。フォトダイオード２を２次元行列状に配列することにより、２次元画像の信号を得ることができる。

制御部８は、ＣＭＯＳを含み、フォトダイオード２から垂直電荷転送路３に電荷を読み出すためのトランスファゲート４の制御、垂直電荷転送路３の制御、水平電荷転送路６の制御、及び／又はフォトダイオード１内の電荷をクリアするための制御を行う。

図２（Ａ）は上記の制御部８内に構成されるＣＭＯＳ回路図であり、図２（Ｂ）はそのＣＭＯＳ回路を形成する半導体基板の断面図である。

制御部８は、例えばインバータとして機能するＣＭＯＳ回路を有する。ＣＭＯＳ回路は、ｐチャネルＭＯＳトランジスタＴｒ１及びｎチャネルＭＯＳトランジスタＴｒ２を有する。トランジスタＴｒ１は、ゲートＧ１、ソースＳ１及びドレインＤ１を有する。トランジスタＴｒ２は、ゲートＧ２、ソースＳ２及びドレインＤ２を有する。

トランジスタＴｒ１のゲートＧ１とトランジスタＴｒ２のゲートＧ２は、共に入力電圧Ｖｉｎを入力するための入力端子に接続される。トランジスタＴｒ１のドレインＤ１とトランジスタＴｒ２のドレインＤ２は、共に出力電圧Ｖｏｕｔを出力するための出力端子に接続される。トランジスタＴｒ１のソースＳ１は、正電位Ｖｄｄの端子に接続される。トランジスタＴｒ２のソースＳ２は、グランドＧＮＤの端子に接続される。

入力電圧Ｖｉｎがローレベル（例えば０Ｖ）のときには、ｐチャネルＭＯＳトランジスタＴｒ１がオン、ｎチャネルＭＯＳトランジスタＴｒ２がオフになる。その結果、出力電圧Ｖｏｕｔは正電位Ｖｄｄになる。

一方、入力電圧Ｖｉｎがハイレベル（例えば５Ｖ）のときには、ｐチャネルＭＯＳトランジスタＴｒ１がオフ、ｎチャネルＭＯＳトランジスタＴｒ２がオンになる。その結果、出力電圧ＶｏｕｔはグランドＧＮＤになる。

出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎを論理反転した電圧である。入力電圧Ｖｉｎがローレベルであってもハイレベルであっても、トランジスタＴｒ１とＴｒ２は必ず一方がオンして他方がオフするので、消費電力を低減することができる。

図２（Ｂ）において、ＣＭＯＳ回路は、ｎ^- 型シリコン（半導体）基板１１上に形成される。ｐ型ウエル１２は、基板１１の表面に形成される。ｎ^- 型ウエル１３は、ｐ型ウエル１２の表面に形成される。

トランジスタＴｒ２のソースＳ２及びドレインＤ２は、ｎ⁺ 型領域であり、ｐ型ウエル１２の左側の表面に形成される。トランジスタＴｒ１のソースＳ１及びドレインＤ１は、ｐ⁺ 型領域であり、ｎ^- 型ウエル１３の表面に形成される。

シリコン基板の表面には、ソースＳ１，Ｓ２及びドレインＤ１，Ｄ２が露出するように、絶縁膜１４及び絶縁層１５が形成される。ゲートＧ１，Ｇ２は、ゲート絶縁膜１４上に形成される。ソースＳ１，Ｓ２とドレインＤ１，Ｄ２とゲートＧ１，Ｇ２は、それぞれ上記の信号端子に接続される。

次に、図３〜図８を参照しながら、上記の固体撮像装置の製造方法を説明する。図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）及び図８（Ａ）は、図２（Ｂ）に示すｐチャネルＭＯＳトランジスタＴｒ１部分の基板断面図である。図３（Ｂ）、図４（Ｂ）、図５（Ｂ）、図６（Ｂ）、図７（Ｂ）及び図８（Ｂ）は、図１に示すＩＩＩＢ−ＩＩＩＢ線に沿った画素部ＰＩＸの基板断面図である。画素部ＰＩＸは、１画素に相当するフォトダイオード２、トランスファゲート４及び垂直電荷転送路３を含む。

まず、図３（Ａ）及び（Ｂ）に示すように、ｎ^- 型シリコン（半導体）基板１１の表面にｐ型ウエル１２を形成する。次に、図３（Ｂ）に示す画素部ＰＩＸにおいて、ｐ型ウエル１２内にｐ型領域からなるチャネルストップ２１及び２２を形成する。

次に、図４（Ａ）及び（Ｂ）に示すように、フォトリソグラフィにより基板上にレジストパターン２４を形成し、そのレジストパターン２４をマスクとして第１のｎ型不純物（リン）イオン２５をイオン注入する。続いて、同じレジストパターン２４をマスクとして、第２のｎ型不純物（砒素）イオン２５’をイオン注入する。これら２回のイオン注入条件は、例えば、ドーズ量が１×１０¹²〜１×１０¹³／ｃｍ² であり、加速エネルギが１００〜２００ｋｅＶである。

図４（Ａ）に示すトランジスタＴｒ１の領域では、ｎ型領域からなるチャネルストップ２３ａが形成され、図４（Ｂ）に示す画素部ＰＩＸの領域では、ｎ型領域からなる垂直電荷転送路２３ｂが形成される。垂直電荷転送路２３ｂは、その下側及び左側にチャネルストップ２１及び２２が形成される。その後、レジストパターン２４を除去する。

上記の２回のイオン注入により、トランジスタＴｒ１のチャネルストップ２３ａ及び画素部ＰＩＸの垂直電荷転送路２３ｂは、不純物濃度分布が２段形状になる。

図９は、チャネルストップ２３ａ及び垂直電荷転送路２３ｂの濃度分布を示すグラフである。横軸は基板の深さを示し、縦軸は不純物濃度を示す。濃度分布は、分布４１ａ及び４１ｂの２段形状になる。濃度分布４１ａは、第１回目のイオン注入により注入されたリン（Ｐ）の濃度であり、濃度分布４１ｂは、第２回目のイオン注入により注入された砒素（Ａｓ）の濃度である。砒素は、リンよりも原子量が大きいので、同一加速エネルギで打ち込まれた時の砒素の濃度分布４１ｂはリンの濃度分布４１ａよりも基板の浅い位置に形成される。

この濃度分布は、垂直電荷転送路２３ｂ（図４（Ｂ））において効果がある。砒素の濃度分布４１ｂを形成することにより、垂直電荷転送路２３ｂは電荷の蓄積容量及び転送容量が向上する。また、リンの濃度分布４１ａを形成することにより、垂直電荷転送路２３ｂは電荷の転送効率が向上する。

なお、２回のイオン注入は、濃度分布４１ａと４１ｂのうちいずれを先に形成してもよい。

トランジスタＴｒ１のチャネルストップ２３ａでは、必ずしも濃度分布を２段に形成する必要はないが、チャネルストップ２３ａと垂直電荷転送路２３ｂとを同一工程で同時に形成することができる利点は大きい。

次に、図５（Ａ）及び（Ｂ）に示すように、フォトリソグラフィにより基板上にレジストパターン２７を形成し、そのレジストパターン２７をマスクとして第１のｎ型不純物（例えばリン）イオン２８を基板の深い領域にイオン注入する。このイオン注入条件は、例えば、ドーズ量が１×１０¹²〜１×１０¹³／ｃｍ² であり、加速エネルギが４００ｋｅＶ以上である。

続いて、同じレジストパターン２７をマスクとして、第２のｎ型不純物（例えばリン）イオン２８’を基板の浅い領域にイオン注入する。このイオン注入条件は、例えば、ドーズ量が１×１０¹¹〜５×１０¹¹／ｃｍ² であり、加速エネルギが３０〜１５０ｋｅＶである。

図５（Ａ）に示すトランジスタＴｒ１の領域では、ｐ型ウエル１２の表面にｎ^- 型ウエル２６ａが形成される。ｎ^- 型ウエル２６ａは、２つのチャネルストップ２３ｂを覆うように形成される。

図５（Ｂ）に示す画素部ＰＩＸの領域では、フォトダイオードを形成するためのｎ^- 型領域２６ｂが形成される。ｎ^- 型領域２６ｂは、左の垂直電荷転送路２３ｂとの間にｐ型ウエル１２が残存し、右の垂直電荷転送路２３ｂとの間にチャネルストップ２２が存在する。その後、レジストパターン２７を除去する。

上記の２回のイオン注入により、トランジスタＴｒ１のｎ^- 型ウエル２６ａ及び画素部ＰＩＸのｎ^- 型領域２６ｂは、不純物濃度分布が２段形状になる。

図１０は、ｎ^- 型ウエル２６ａ及びｎ^- 型領域２６ｂの濃度分布を示すグラフである。横軸は基板の深さを示し、縦軸は不純物濃度を示す。濃度分布は、分布４２ａ及び４２ｂの２段形状になる。濃度分布４２ａは、第１回目のイオン注入により高エネルギで注入されたリン（Ｐ）の濃度であり基板の深い位置に形成される。濃度分布４２ｂは、第２回目のイオン注入により低エネルギで注入されたリン（Ｐ）の濃度であり、基板の浅い位置に形成される。２回のイオン注入を行うことにより、表面から深い位置まで連続するｎ型領域が形成される。

濃度分布４２ａは、トランジスタＴｒ１のｎ^- 型ウエル２６ａ及び画素部ＰＩＸのｎ^- 型領域２６ｂの深さを規定する。通常、画素部ＰＩＸのｎ^- 型領域２６ｂの深さは、トランジスタＴｒ１のｎ^- 型ウエル２６ａのものよりも浅い。ここでは、トランジスタＴｒ１の動作を優先させる。すなわち、トランジスタＴｒ１のｎ^- 型ウエル２６ａにとっては適切な深さであり、画素部ＰＩＸのｎ^- 型領域２６ｂにとっては少し深すぎる。画素部ＰＩＸのｎ^- 型領域２６ｂを深くしたので、画素部ＰＩＸは全体的に深めに形成される。

公知の固体撮像装置におけるｎ^- 型領域２６ｂは加速エネルギが４００ｋｅＶ未満の１回のイオン注入で形成される。本実施例によれば、トランジスタＴｒ１との整合性を考慮して、４００ｋｅＶ以上の加速エネルギでイオン注入することにより、画素部ＰＩＸのｎ^- 型領域２６ｂを形成する。

濃度分布４２ｂは、トランジスタＴｒ１のしきい電圧Ｖｔｈを調整するためのものである。画素部ＰＩＸでは、濃度分布４２ｂは不要である。画素部ＰＩＸの濃度分布４２ｂは、後にｐ型不純物をイオン注入することにより打ち消される。

上記のイオン注入工程により、トランジスタＴｒ１のｎ^- 型ウエル２６ａと画素部ＰＩＸのｎ^- 型領域２６ｂとを同時に形成することができる。

次に、図６（Ａ）及び（Ｂ）に示すように、基板表面にゲート絶縁膜２９を形成する。例えば、基板を熱酸化することにより、ゲート絶縁膜（シリコン酸化膜）２９を形成する。ゲート絶縁膜２９は、トランジスタＴｒ１では１０〜２０ｎｍが好ましく、画素部ＰＩＸでは７０〜８０ｎｍが好ましい。この両者で共通に使用するゲート絶縁膜２９は、１０〜１００ｎｍであり、７０〜８０ｎｍが好ましい。

ゲート絶縁膜は、シリコン酸化膜の他、シリコン酸化膜とシリコン窒化膜とシリコン酸化窒化膜の三層構造でもよい。

この工程により、トランジスタＴｒ１及び画素部ＰＩＸのゲート絶縁膜２９を同時に形成することができる。

次に、化学気相堆積（ＣＶＤ）法によりゲート絶縁膜２９上に多結晶シリコン層を堆積し、フォトリソグラフィ及びエッチングによりその多結晶シリコン層をパターニングする。図６（Ａ）に示すトランジスタＴｒ１の領域ではゲート電極３０ａが形成され、図６（Ｂ）に示す画素部ＰＩＸの領域ではトランスファゲート電極３０ｂが形成される。トランスファゲート電極３０ｂは、ｎ^- 型領域２６ｂとその左の垂直電荷転送路２３ｂとの間のｐ型ウエル１２及びその隣の垂直電荷転送路２３ｂの上方を覆うように形成される。

トランジスタＴｒ１のゲート電極３０ａは比較的薄く、画素部ＰＩＸのトランスファゲート電極３０ｂは比較的厚く形成することが好ましいが、ゲート電極３０ａ及びトランスファゲート電極３０ｂを同一工程で形成するため、ゲート電極３０ａ及び３０ｂの厚さは３００〜４００ｎｍが好ましい。

次に、図７（Ａ）及び（Ｂ）に示すように、フォトリソグラフィにより基板上にレジストパターン３２を形成し、レジストパターン３２とゲート電極３０ａ，３０ｂをマスクとしてｐ型不純物（ボロン）３３をイオン注入する。イオン注入条件は、例えば、ドーズ量が１×１０¹⁴／ｃｍ² 以上、加速エネルギが約３０ｋｅＶである。

図７（Ａ）に示すトランジスタＴｒ１の領域では、レジストパターン３２及びゲート電極３０ａをマスクとして、ｐ⁺ 型領域であるソース領域３１ａ及びドレイン領域３１ａが形成される。ゲート電極３０ａは、ソース領域３１ａとドレイン領域３１ａとの間のｎ^- 型ウエル２６ａの上方を覆う。ソース領域３１ａ及びドレイン領域３１ａは、ゲート電極３０ａに対してセルフアラインで形成される。

図７（Ｂ）に示す画素部ＰＩＸの領域では、トランスファゲート電極３０ｂをマスクとして、ｎ^- 型領域２６ｂの表面の一部にｐ⁺ 型表面シールド領域３１ｂが形成される。ｎ^- 型領域２６ｂの表面の他の一部では、ｎ^- 型領域２６ｂがゲート絶縁膜２９を介してその上のトランスファゲート電極３０ｂに隣接する。これにより、ｎ^- 型領域２６ｂ（フォトダイオード）から垂直電荷転送路２３ｂへ電荷を読み出すための電圧を低くすることができる。ｐ⁺ 型表面シールド領域３１ｂは、トランスファゲート電極３０ｂに対してセルフアラインで形成される。その後、レジストパターン３２を除去する。

上記のイオン注入により、トランジスタＴｒ１のソース／ドレイン領域３１ａと画素部ＰＩＸのｐ⁺ 型表面シールド領域３１ｂとを同時に形成することができる。

上記のように、画素部ＰＩＸのｎ^- 型領域２６ｂは、図１０に示す２段の濃度分布４２ａ及び４２ｂを有する。ｎ^- 型領域２６ｂの表面に存在するｎ型不純物は、上記のｐ⁺ 型表面シールド領域３１ｂを形成するためのｐ型不純物の注入により補償される。その結果、図１０のｎ型不純物濃度分布４２ｂは打ち消され、ｎ^- 型領域２６ｂは実質的に１段形状に修正され、フォトダイオードとしての機能を向上させる。

トランジスタのソース及びドレインとして機能させるために必要なドーズ量を調べた結果、ソース及びドレインのドーズ量を１×１０¹⁴／ｃｍ² 以上にしなければならないことがわかった。

ｎ型不純物濃度分布４２ｂを打ち消して画素部ＰＩＸのｐ⁺ 型表面シールド領域３１ｂを形成することを考慮して、ｐ⁺ 型表面シールド領域３１ｂを形成するために注入するｐ型不純物のドーズ量を決める必要がある。イオン注入するｐ型不純物のドーズ量に比べて、ｐ⁺ 型表面シールド領域３１ｂのｐ型不純物濃度は低くなる。例えば、ドーズ量を１×１０¹⁴／ｃｍ² 以上にすると、ｐ型不純物濃度が５×１０¹⁸／ｃｍ³ 以上になる。

公知のトランジスタは、ソース及びドレイン領域のｐ型不純物濃度が１×１０¹⁸〜２×１０¹⁸／ｃｍ³ であるので、本実施例によるトランジスタＴｒ１のソース領域３１ａ及びドレイン領域３１ａのｐ型不純物濃度は比較的高い。

上記のイオン注入条件を採用することにより、画素部ＰＩＸにおけるｎ^- 型領域２６ｂ及びｐ⁺ 型表面シールド領域３１ｂの不純物濃度を最適化することができ、トランジスタＴｒ１におけるｎ^- 型ウエル２６ａ及びソース／ドレイン領域３１ａの不純物濃度を最適化することができる。

次に、図８（Ａ）に示すように、トランジスタＴｒ１の領域では、ＣＶＤ法により基板表面上に絶縁膜（シリコン酸化膜）を形成し、フォトリソグラフィ及びエッチングによりその絶縁膜をパターニングする。基板表面上には所定パターンのゲート絶縁膜２９及び絶縁膜３４が形成される。ゲート絶縁膜２９及び絶縁膜３４の開口部には、ソース領域３１ａ（Ｓ１）及びドレイン領域３１ａ（Ｄ１）が露出する。次に、ＣＶＤ法、フォトリソグラフィ及びエッチングにより、ソース領域３１ａ（Ｓ１）とゲート電極３０ａ（Ｇ１）とドレイン領域３１ａ（Ｄ１）上に所定パターンの導電層３５を形成する。

図８（Ｂ）に示すように、画素部ＰＩＸの領域では、トランスファゲート電極３０ｂの表面に開口部を有する絶縁膜３６を形成する。その開口部を介して、トランスファゲート３０ｂ上に所定パターンの導電層３７を形成する。

次に、画素部ＰＩＸの動作を説明する。フォトダイオード２は、ｐ型ウエル１２とｎ^- 型領域２６ｂとの間のｐｎ接合により形成される。フォトダイオード２に光３８が入射すると、フォトダイオード２は電荷を生成して蓄積する。具体的には、ｎ^- 型領域２６ｂに電子が蓄積される。

導電層３７を介してトランスファゲート電極３０ｂに所定の正電位を印加すると、ゲート絶縁膜２９を介してトランスファゲート電極３０ｂの下に位置するｐ型ウエル１２の表面が反転し、チャネルが形成される。ｎ^- 型領域２６ｂ内の電子は、ｐ型ウエル１２表面の反転領域を介して、左の垂直電荷転送路２３ｂに読み出される。垂直電荷転送路２３ｂは、図１の垂直電荷転送路３に相当する。

ｐ⁺ 型表面シールド領域３１ｂは、ｎ^- 型領域２６ｂの表面に形成される。このｐ⁺ 型表面シールド領域３１ｂがなくても、フォトダイオード２は機能する。ｐ⁺ 型表面シールド領域３１ｂがないフォトダイオードを不完全空乏化フォトダイオードと呼び、ｐ⁺ 型表面シールド領域３１ｂがあるフォトダイオードを完全空乏化フォトダイオードと呼ぶ。次に、ｐ⁺ 型表面シールド領域３１ｂを設けることの効果を説明する。

ゲート絶縁膜２９とフォトダイオード２との間の界面では、ダングリングボンドや格子ミスマッチが生じ、その界面にジェネレーションリコンビネーションセンタ（ＧＲセンタ）が発生する。ＧＲセンタでは、電子−正孔（ホール）対の生成／再結合が生じる。

不完全空乏化ダイオードでは、ｐ⁺ 型表面シールド領域３１ｂがないため、ＧＲセンタで発生した電荷がノイズとして悪影響を与える。その結果、フォトダイオード２に光を照射しなくても電荷が発生し、暗電流が大きくなる。

完全空乏化ダイオードでは、ｐ⁺ 型表面シールド領域３１ｂが設けられる。ｐ⁺ 型表面シールド領域３１ｂはフォトダイオード２の表面をシールドする。すなわち、上記のＧＲセンタで発生した電荷は、ｐ⁺ 型表面シールド領域３１ｂ内でリコンビネーションして消滅する。その結果、フォトダイオード２の暗電流を極めて小さくすることができる。

図２（Ｂ）に示すＣＭＯＳのうちｐチャネルＭＯＳトランジスタＴｒ１は、上記の方法により形成することができる。ｎチャネルＭＯＳトランジスタＴｒ２は、公知の方法により、画素部ＰＩＸと共に同一半導体基板上に形成することができる。例えば、トランジスタＴｒ２のゲート電極Ｇ１は、画素部ＰＩＸのトランスファゲート電極３０ｂと同一工程で形成することができる。

以上のように、同一半導体基板上に、画素部ＰＩＸとｐチャネルＭＯＳトランジスタＴｒ１とｎチャネルＭＯＳトランジスタＴｒ２を形成することができる。仮に単純にｐチャネルＭＯＳトランジスタＴｒ１の工程を追加すると、図８（Ａ）において、少なくともｎ^- 型ウエル２６ａとソース／ドレイン領域３１ａとチャンネルストップ２３ａを形成するための工程が増える。

本実施例によれば、トランジスタＴｒ１と画素部ＰＩＸとの間において以下の５箇所を共通の工程で形成するので、工程数が減り、製造コストを低減することができる。

トランジスタＴｒ１ 画素部ＰＩＸ
（１）チャネルストップ領域２３ａ 垂直電荷転送路２３ｂ
（図４（Ａ）） （図４（Ｂ））
（２）ｎ^- 型ウエル２６ａ ｎ^- 型領域２６ｂ
（図５（Ａ）） （図５（Ｂ））
（３）ゲート絶縁膜２９ ゲート絶縁膜２９
（図６（Ａ）） （図６（Ｂ））
（４）ゲート電極３０ａ トランスファゲート電極３０ｂ
（図６（Ａ）） （図６（Ｂ））
（５）ソース／ドレイン領域３１ａ ｐ⁺ 型表面シールド領域３１ｂ
（図７（Ａ）） （図７（Ｂ））
また、ｐチャネルＭＯＳトランジスタを含まない固体撮像装置の製造工程数を増加させることなく、画素部ＰＩＸ及びＣＭＯＳを同一基板上に製造することができる。また、工程数を少なくすることにより、半導体チップの歩留りを向上させることができる。

また、固体撮像装置の半導体チップ上にＣＭＯＳを形成することができるので、固体撮像装置の制御又は信号処理のための回路の統合を行い易くなる。

トランジスタＴｒ１と画素部ＰＩＸは、本来、不純物濃度及び膜厚が異なるので、トランジスタＴｒ１及び画素部ＰＩＸの工程を単に共通化しただけでは、トランジスタＴｒ１及び／又は画素部ＰＩＸが実用的な動作をしない。本実施例によれば、トランジスタＴｒ１及び画素部ＰＩＸが共に適切な動作を行うことができる製造条件を与えることができる。

図１１は、図１に示す固体撮像装置に代わる他の固体撮像装置を構成する半導体チップ１の平面図である。

半導体チップ１は、フォトダイオード（光電変換素子）２、垂直電荷転送路（ＶＣＣＤ）３、トランスファゲート（読出ゲート）４、チャネル位置変換部５、水平電荷転送路（ＨＣＣＤ）６、出力アンプ７及び制御部８を有する。

フォトダイオード２は、２次元行列状に配置され、受光した光を電荷に変換して蓄積する。図中、「Ｒ」、「Ｇ」、「Ｂ」と記載されたフォトダイオード２は、それぞれ赤色、緑色、青色のフィルタで覆われており、赤色、緑色、青色の画素信号を生成して蓄積する。

各フォトダイオード２の列の左右両隣には、それぞれ垂直電荷転送路３が設けられる。トランスファゲート４は、フォトダイオード２内の電荷を垂直電荷転送路３に読み出す。緑色のフォトダイオード２内の電荷は、左側の垂直電荷転送路３に読み出される。赤色及び青色のフォトダイオード２内の電荷は、右側の垂直電荷転送路３に読み出される。

垂直電荷転送路３は、電荷結合素子により構成され、フォトダイオード２から読み出された電荷を上から下方向（垂直方向）に転送する。

チャネル位置変換部５は、垂直電荷転送路３上のチャネル位置を変換して水平電荷転送路６に接続する。垂直電荷転送路３上の電荷は、水平電荷転送路６上で水平方向に同一間隔で並ぶように水平電荷転送路６に転送される。

水平電荷転送路６は、電荷結合素子により構成され、垂直電荷転送路３からチャネル位置変換部５を介して転送された電荷を１行単位で受け取り、右から左方向（水平方向）に転送する。

出力アンプ７は、ｎチャネルＭＯＳトランジスタを含み、水平電荷転送路６から転送された電荷量に対応する電圧を出力する。この電圧値は、画素値に相当する。フォトダイオード２は、画素に相当する。フォトダイオード２を２次元行列状に配列することにより、２次元画像の信号を得ることができる。

フォトダイオード２の左右両隣の垂直電荷転送路３上の電荷を同一のタイミングで水平電荷転送路６に転送することができる。すなわち、緑色画素信号及び赤色画素信号を水平電荷転送路６上で同時に転送して出力することができる。また、緑色画素信号及び青色画素信号を水平電荷転送路６上で同時に転送して出力することができる。

緑色のフォトダイオード２内の電荷は、その左隣に位置する垂直電荷転送路３に読み出されて転送される。青色及び赤色のフォトダイオード２内の電荷は、その右隣に位置する垂直電荷転送路３に読み出されて転送される。各色毎に同一方向に電荷が読み出されるので、各色特性は全固体撮像装置領域にわたり均一になる。

垂直方向ピッチＷｖは、垂直方向に隣接する２個のフォトダイオードを１単位としたときの隣接単位間の垂直方向の配列ピッチである。水平方向ピッチＷｈは、フォトダイオード間の水平方向の配列ピッチである。垂直方向ピッチＷｖと水平方向ピッチＷｈとは、互いにほぼ等しく設定されている。

一般に、画像の解像度を決定する輝度信号は、緑信号を主とし、赤信号と青信号を従としてそれらを加重加算して生成される。垂直方向に隣接する２個のフォトダイオードの組が撮像サンプリング単位とされる。全ての撮像サンプリング単位は、必ず緑色のフォトダイオードを含み、緑色と赤色あるいは緑色と青色のフォトダイオードが交互に対を成して配置される。撮像サンプリング単位には、垂直方向に色が異なる２個のフォトダイオードが配置されるので、画像の解像度を向上させることができる。

制御部８は、ＣＭＯＳを含み、フォトダイオード２から垂直電荷転送路３に電荷を読み出すためのトランスファゲート４の制御、垂直電荷転送路３の制御、水平電荷転送路６の制御、及び／又はフォトダイオード１内の電荷をクリアするための制御を行う。

この半導体チップ１についても、上記の製造方法により製造することができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

本発明の実施例による固体撮像装置を構成する半導体チップの平面図である。 図２（Ａ）はＣＭＯＳ回路の回路図であり、図２（Ｂ）はＣＭＯＳ回路を構成する半導体基板の断面図である。 固体撮像装置の製造方法を示す基板断面図である。 図３に続く固体撮像装置の製造工程を示す基板断面図である。 図４に続く固体撮像装置の製造工程を示す基板断面図である。 図５に続く固体撮像装置の製造工程を示す基板断面図である。 図６に続く固体撮像装置の製造工程を示す基板断面図である。 図７に続く固体撮像装置の製造工程を示す基板断面図である。 垂直電荷転送路の不純物濃度分布を示すグラフである。 ｐチャネルＭＯＳトランジスタのｎ^- 型ウエルの不純物濃度分布を示すグラフである。 他の固体撮像装置を構成する半導体チップの平面図である。

符号の説明

１ 半導体チップ
２ フォトダイオード
３ 垂直電荷転送路
４ トランスファゲート
５ チャネル位置変換部
６ 水平電荷転送路
７ 出力アンプ
８ 制御部
１１ ｎ^- 型半導体基板
１２ ｐ型ウエル
１３ ｎ^- 型ウエル
１４ 絶縁膜
１５ 絶縁層
２１，２２ チャネルストップ
２３ａ チャネルストップ
２３ｂ 垂直電荷転送路
２４ レジストパターン
２５ 第１のｎ型不純物
２５’ 第２のｎ型不純物
２６ａ ｎ^- 型ウエル
２６ｂ ｎ^- 型領域
２７ レジストパターン
２８ 第１のｎ型不純物
２８’ 第２のｎ型不純物
２９ ゲート絶縁膜
３０ａ ゲート
３０ｂ トランスファゲート
３１ａ ソース及びドレイン領域
３１ｂ ｐ⁺ 型表面シールド領域
３２ レジストパターン
３３ ｐ型不純物
３４ 絶縁層
３５ 導電層
３６ 絶縁膜
３７ 導電層
３８ 光
４１ａ 第１のｎ型不純物濃度分布
４１ｂ 第２のｎ型不純物濃度分布
４２ａ 第１のｎ型不純物濃度分布
４２ｂ 第２のｎ型不純物濃度分布
Ｇ１，Ｇ２ ゲート
Ｓ１，Ｓ２ ソース
Ｄ１，Ｄ２ ドレイン
Ｔｒ１ ｐチャネルＭＯＳトランジスタ
Ｔｒ２ ｎチャネルＭＯＳトランジスタ
ＰＩＸ 画素部

Claims (1)

1. ｎ型領域内に設けられるｐ型不純物濃度が５×１０¹⁸／ｃｍ³ 以上であるソース及びドレイン並びにゲートを含むｐチャネルＭＯＳトランジスタと、
   ｐ型領域及び前記ｐ型領域内に形成されたｎ型領域を有するフォトダイオードと、
   電荷を転送するための前記ｐ型領域内に形成されたｎ型領域からなる電荷転送路と、
   前記フォトダイオードから前記電荷転送路へ電荷を読み出すために前記フォトダイオードのｎ型領域と前記電荷転送路のｎ型領域との間の前記ｐ型領域の上に絶縁膜を介して設けられるトランスファゲートと
   を同一半導体基板上に有する固体撮像装置。

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