JPS63161A - 電荷結合装置の出力回路 - Google Patents
電荷結合装置の出力回路Info
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- JPS63161A JPS63161A JP61143599A JP14359986A JPS63161A JP S63161 A JPS63161 A JP S63161A JP 61143599 A JP61143599 A JP 61143599A JP 14359986 A JP14359986 A JP 14359986A JP S63161 A JPS63161 A JP S63161A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は電荷結合装置の出力回路に関する。
（従来の技術）
電荷結合装置（以下ＣＯＤという）は、固体撮像装置等
における電荷転送手段として広く円及している。このＣ
ＯＤの出力回路は、転送されてきた信号電荷を検出し、
検出電荷ｍに対応した電流を出力する機能を有する。
における電荷転送手段として広く円及している。このＣ
ＯＤの出力回路は、転送されてきた信号電荷を検出し、
検出電荷ｍに対応した電流を出力する機能を有する。
第４図に従来用いられている一般的なＣＯＤの出力回路
を示す。
を示す。
端子ａはＣＯＤの最終段電極を示し、ここまで転送され
てきた信号電荷はキャパシタ１に一時蓄積される。即ち
、信号電荷量はこのキャパシタ１によって電圧に変換さ
れることになる。この−時蓄積電荷は、端子すに定期的
に排出信号を与えることによって、ＭＯＳトランジスタ
２により端子Ｃへ排出される。キャパシタ１で検出され
た電圧は、ＭＯＳトランジスタ回路３によって電流増幅
される。このＭＯＳトランジスタ回路３には、端子ｄお
よび端子ｆから電源供給がなされ、端子ｅに対してキャ
パシタ１に蓄積された電荷量に対応した電流が出力され
る。ＭＯＳトランジスタ回路３は、ソースホロワ回路３
１および３２を２段直列接続した回路で構成される。ソ
ースホロワ３１はエンハンスメント型ＭＯＳトランジス
タ３１ａとデプレッションＦ８！ＭＯＳトランジスタ３
１ｂとの直列接続から成り、ソースホロワ回路３２は同
様にエンハンスメント型ＭＯＳトランジスタ３２ａとデ
プレッション型ＭＯＳトランジスタ３２ｂとの直列接続
から成る。
てきた信号電荷はキャパシタ１に一時蓄積される。即ち
、信号電荷量はこのキャパシタ１によって電圧に変換さ
れることになる。この−時蓄積電荷は、端子すに定期的
に排出信号を与えることによって、ＭＯＳトランジスタ
２により端子Ｃへ排出される。キャパシタ１で検出され
た電圧は、ＭＯＳトランジスタ回路３によって電流増幅
される。このＭＯＳトランジスタ回路３には、端子ｄお
よび端子ｆから電源供給がなされ、端子ｅに対してキャ
パシタ１に蓄積された電荷量に対応した電流が出力され
る。ＭＯＳトランジスタ回路３は、ソースホロワ回路３
１および３２を２段直列接続した回路で構成される。ソ
ースホロワ３１はエンハンスメント型ＭＯＳトランジス
タ３１ａとデプレッションＦ８！ＭＯＳトランジスタ３
１ｂとの直列接続から成り、ソースホロワ回路３２は同
様にエンハンスメント型ＭＯＳトランジスタ３２ａとデ
プレッション型ＭＯＳトランジスタ３２ｂとの直列接続
から成る。
破線ＸＹは、左方がオンチップ回路、右方が外部回路で
あることを示す。従って上述したキャパシタ１．ＭＯＳ
トランジスタ２．ＭＯＳトランジスタ回路３はＣＯＤの
転送路（図示されていない）とともに同じ半導体基板上
に形成される。オンチップ上の端子ｄ、ｅ、ｆはそれぞ
れ外部回路上の端子ｇ、ｈ、ｉに接続される。端子ｑは
端子ｊに、端子Ｈａ端子１に連結され、それぞれ電源供
給線を構成する。また端子りに流入するＣＯＤの出力電
流は、バイポーラトランジスタ４によって増幅され、抵
抗５で浮かされた端子ｋに増幅された電流が出力される
。
あることを示す。従って上述したキャパシタ１．ＭＯＳ
トランジスタ２．ＭＯＳトランジスタ回路３はＣＯＤの
転送路（図示されていない）とともに同じ半導体基板上
に形成される。オンチップ上の端子ｄ、ｅ、ｆはそれぞ
れ外部回路上の端子ｇ、ｈ、ｉに接続される。端子ｑは
端子ｊに、端子Ｈａ端子１に連結され、それぞれ電源供
給線を構成する。また端子りに流入するＣＯＤの出力電
流は、バイポーラトランジスタ４によって増幅され、抵
抗５で浮かされた端子ｋに増幅された電流が出力される
。
以上のようにして、端子ａまで転送された信号は、端子
ｋから電流として取出されることになる。
ｋから電流として取出されることになる。
バイポーラトランジスタ４は、出力インピーダンスを下
げ、電流駆動能力を高める役割を果たす。
げ、電流駆動能力を高める役割を果たす。
（発明が解決しようとする問題点）
上述した従来のＣＯＤの出力回路には、消費電力が大き
くなるという問題点がある。第４図の回路で第１段目の
ソースホロワ回路３１の出力ｍ ＆’は一般に小さく抑
えるようにするが、第２段目のソースホロワ回路３２の
出力電流は、外部に設けられたバイポーラトランジスタ
４を駆動するのに十分なだ４Ｊの大きさを確保しなけれ
ばならない。
くなるという問題点がある。第４図の回路で第１段目の
ソースホロワ回路３１の出力ｍ ＆’は一般に小さく抑
えるようにするが、第２段目のソースホロワ回路３２の
出力電流は、外部に設けられたバイポーラトランジスタ
４を駆動するのに十分なだ４Ｊの大きさを確保しなけれ
ばならない。
特にバイポーラトランジスタ４は外部に設ける素子であ
るため、配Ｉ！ｉＩ長が非常に長く、端子ｅから大きな
駆ｌＩｌ電流を供給してやる必要がある。ところがもと
もとＭＯＳ トランジスタは低電流回路に向いており、
このような大電流を供給するためにはかなりの消費電力
を必要とするのである。
るため、配Ｉ！ｉＩ長が非常に長く、端子ｅから大きな
駆ｌＩｌ電流を供給してやる必要がある。ところがもと
もとＭＯＳ トランジスタは低電流回路に向いており、
このような大電流を供給するためにはかなりの消費電力
を必要とするのである。
そこで本発明は消！２電力の低減を図ることができるＣ
ＯＤの出力回路を提供することを目的とする。
ＯＤの出力回路を提供することを目的とする。
（問題点を解決するための手段）
本発明は、半導体基板上に形成された電荷転送路を通っ
て転送された信号電荷を検出し、この信号電荷量に対応
した電流を出力する電荷結合装置゛の出力回路であって
、 信号電荷を一時蓄積するキャパシタと、このキャパシタ
の両端子電圧に対応する電流を出力するＭＯＳトランジ
スタ回路と、キャパシタの蓄積電荷を排出する排出ゲー
トと、ＭＯＳトランジスタの出力電流を増幅するバイポ
ーラトランジスタと、をすぺで半導体基板上に形成し、
消ＹＲ電力の低減を図ったものである。
て転送された信号電荷を検出し、この信号電荷量に対応
した電流を出力する電荷結合装置゛の出力回路であって
、 信号電荷を一時蓄積するキャパシタと、このキャパシタ
の両端子電圧に対応する電流を出力するＭＯＳトランジ
スタ回路と、キャパシタの蓄積電荷を排出する排出ゲー
トと、ＭＯＳトランジスタの出力電流を増幅するバイポ
ーラトランジスタと、をすぺで半導体基板上に形成し、
消ＹＲ電力の低減を図ったものである。
（作 用）
従来、外部回路として設けていたバイポーラトランジス
タを、オンチップ上に形成するようにしたため、ＭＯＳ
）−ランジスタ回路からこのバイポーラトランジスタに
至るまでの配線長が大幅に縮減され、ＭＯＳトランジス
タ回路の出力電流を小さく抑えることが可能となり、消
費電力の低減を図ることができる。
タを、オンチップ上に形成するようにしたため、ＭＯＳ
）−ランジスタ回路からこのバイポーラトランジスタに
至るまでの配線長が大幅に縮減され、ＭＯＳトランジス
タ回路の出力電流を小さく抑えることが可能となり、消
費電力の低減を図ることができる。
（実施例）
以下本発明を図示する実施例に基づいて説明する。第１
図は本発明の一実施例に係るＣＯＤの出力回路図である
。ここで第４図に示す従来の出力回路と同一構成要素に
ついては同一符号を付し、説明を省略する。第４図に示
す従来の回路との相違は、外部に設けられたバイポーラ
トランジスタ４のかわりに、オンチップ上にバイポーラ
トランジスタ４′を設けた点である。即ち、バイポーラ
トランジスタ４′は、キャパシタ１．ＭＯＳトランジス
タ２１Ｍ０Ｓトランジスタ回路３．およびＣＯＤの転送
路（図示されていない）とともにすべて同じ半導体基板
上に形成されることになる。
図は本発明の一実施例に係るＣＯＤの出力回路図である
。ここで第４図に示す従来の出力回路と同一構成要素に
ついては同一符号を付し、説明を省略する。第４図に示
す従来の回路との相違は、外部に設けられたバイポーラ
トランジスタ４のかわりに、オンチップ上にバイポーラ
トランジスタ４′を設けた点である。即ち、バイポーラ
トランジスタ４′は、キャパシタ１．ＭＯＳトランジス
タ２１Ｍ０Ｓトランジスタ回路３．およびＣＯＤの転送
路（図示されていない）とともにすべて同じ半導体基板
上に形成されることになる。
第４図に示す回路では、第２段目のソースホロワ回路３
２とバイポーラトランジスタ４との間の配線長が長いた
め、ソースホロワ回路３２は端子ｅに大きな駆動電流を
出力する必要があったが、第１図に示す回路では、第２
段目のソースホロワ回路３２とバイポーラトランジスタ
４とを同じ半導体基板上に隣接して形成することができ
、ソースホロワ回路３２の出力電流はかなり小さくても
問題はない。従って消費電力をかなり低減ざＶることが
できる。
２とバイポーラトランジスタ４との間の配線長が長いた
め、ソースホロワ回路３２は端子ｅに大きな駆動電流を
出力する必要があったが、第１図に示す回路では、第２
段目のソースホロワ回路３２とバイポーラトランジスタ
４とを同じ半導体基板上に隣接して形成することができ
、ソースホロワ回路３２の出力電流はかなり小さくても
問題はない。従って消費電力をかなり低減ざＶることが
できる。
第２図は本発明の別な一実施例に係るＣＯＤの出力回路
図である。この実施例では、ＭＯＳトランジスタ回路３
は、１段のソースホロワ回路３１を有するのみである。
図である。この実施例では、ＭＯＳトランジスタ回路３
は、１段のソースホロワ回路３１を有するのみである。
バイポーラトランジスタ４′のベースに供給する電流を
小さくしても問題が生じないため、第１段目のソースホ
ロワ回路３１の出力ｆｆ１ｌで直接バイポーラトランジ
スタ４′を駆動することが可能なのである。
小さくしても問題が生じないため、第１段目のソースホ
ロワ回路３１の出力ｆｆ１ｌで直接バイポーラトランジ
スタ４′を駆動することが可能なのである。
第３図は第２図に示すＣＯＤの出力回路の一部を半導体
基板上に形成した一例を示す構成図である。ｎ型半導体
基板６上にはｐ型ウェル層７が形成されており、このｐ
型ウェル層７上にｎ型不純物腑８−１．８−２．８−３
が形成される。これらｎ型不純物層間には、絶縁膜を介
してゲート電極９−１．９−２．が形成される。ゲート
電極９−１には、端子ａから電圧が印加される。
基板上に形成した一例を示す構成図である。ｎ型半導体
基板６上にはｐ型ウェル層７が形成されており、このｐ
型ウェル層７上にｎ型不純物腑８−１．８−２．８−３
が形成される。これらｎ型不純物層間には、絶縁膜を介
してゲート電極９−１．９−２．が形成される。ゲート
電極９−１には、端子ａから電圧が印加される。
−方、図の右方にも別なｐ型ウェル層１０と、ｎ型不純
物層１１が、形成されており、不純物層８−２とウェル
層１０とが接続されている。また、不純物層１１から出
力が取出され、端子ｅに接続されている。
物層１１が、形成されており、不純物層８−２とウェル
層１０とが接続されている。また、不純物層１１から出
力が取出され、端子ｅに接続されている。
ここで第３図の構成図を第２図の回路図と対比すると、
不純物層８−１．８−２．およびゲート電極９−１から
なるＭＯＳトランジスタがトランジスタ３１ａに相当し
、不純物層８−２．８−３゜およびゲート電極９−２か
らなるＭＯＳ）−ランジスタがトランジスタ・３１ｂに
相当することになる。
不純物層８−１．８−２．およびゲート電極９−１から
なるＭＯＳトランジスタがトランジスタ３１ａに相当し
、不純物層８−２．８−３゜およびゲート電極９−２か
らなるＭＯＳ）−ランジスタがトランジスタ・３１ｂに
相当することになる。
また、半導体基板６をコレクタ、ウェル層１０をベース
、不純物層１１をエミッタとするバイポーラトランジス
タがトランジスタ４′に相当づることになる。従って第
３図のような構造としておけば、端子ａの電位変化に対
応した電流出力が端子ｅに供給されることになる。
、不純物層１１をエミッタとするバイポーラトランジス
タがトランジスタ４′に相当づることになる。従って第
３図のような構造としておけば、端子ａの電位変化に対
応した電流出力が端子ｅに供給されることになる。
第３図に示すようなウェル構造を形成する方法は、低暗
電流化、高スピード化の点でメリットが得られるため、
近年ＣＯＤでも盛んに採入れられている。このようなＣ
ＣＤではウェル層７を形成する工程が不可欠となる。従
ってバイポーラトランジスタ４′のベースとなるべきウ
ェルＦｆｘ １０は、このウェル層７を形成する工程に
おいて同時に形成することができる。また、不純物６１
１の形成も、不純物層８−１〜８−３の形成時に行うこ
とができる。従って本発明に係る回路は、リソグラフィ
工程におけるマスクパターンを若干変更するだけで、従
来回路の製造工程とほぼ同様の工程で形成することがで
きる。
電流化、高スピード化の点でメリットが得られるため、
近年ＣＯＤでも盛んに採入れられている。このようなＣ
ＣＤではウェル層７を形成する工程が不可欠となる。従
ってバイポーラトランジスタ４′のベースとなるべきウ
ェルＦｆｘ １０は、このウェル層７を形成する工程に
おいて同時に形成することができる。また、不純物６１
１の形成も、不純物層８−１〜８−３の形成時に行うこ
とができる。従って本発明に係る回路は、リソグラフィ
工程におけるマスクパターンを若干変更するだけで、従
来回路の製造工程とほぼ同様の工程で形成することがで
きる。
以上のとおり本発明によれば、電荷結合袋「ｆの出力回
路において、ＭＯＳトランジスタ回路で検出した信号を
電流増幅するバイポーラトランジスタを同一半導体基板
上に形成するようにしたため、ＭＯＳ ｔ−ランジスタ
回路の出力電流を小さく抑えることが可能となり、消費
電力の低減を図ることができる。
路において、ＭＯＳトランジスタ回路で検出した信号を
電流増幅するバイポーラトランジスタを同一半導体基板
上に形成するようにしたため、ＭＯＳ ｔ−ランジスタ
回路の出力電流を小さく抑えることが可能となり、消費
電力の低減を図ることができる。
第１図は本発明の一実施例に係るＣＯＤの出力回路図、
第２図は本発明の別な実施例に係るＣＯＤの出力回路図
、第３図は第２図に示すＣＯＤの出力回路の一部を半導
体基板上に形成した一例を示す構造図、第４図は従来の
ＣＯＤの出力回路図である。 １・・・キャパシタ、２・・・ＭＯＳ トランジスタ、
３・・・ＭＯＳトランジスタ回路、３１・・・第１段目
のソースホロワ回路、３１ａ・・・エンハンスメント型
ＭｏＳトランジスタ、３１ｂ・・・デプレッション型Ｍ
ＯＳトランジスタ、３２・・・第２段目のソースホロワ
回路、３２ａ・・・エンハンスメント型ＭｏＳトランジ
スタ、３２ｂ・・・デプレッション型ＭＯＳトランジス
タ、４・・・外部に設けられたバイポーラトランジスタ
、４′・・・オンチップ上に設けられたバイポーラトラ
ンジスタ、５・・・抵抗、６・・・ｎ型半導体基板、７
・・・ｐ型ウェル層、８−１〜８−３・・・ｎ型不純物
層、９−１．９−２・・・ゲート電極、１０・・・ｐ型
ウェル層、１１・・・ｎ型不純物層。 出願人代理人 佐 藤 −雄 も ｌ 図 も２ 口
第２図は本発明の別な実施例に係るＣＯＤの出力回路図
、第３図は第２図に示すＣＯＤの出力回路の一部を半導
体基板上に形成した一例を示す構造図、第４図は従来の
ＣＯＤの出力回路図である。 １・・・キャパシタ、２・・・ＭＯＳ トランジスタ、
３・・・ＭＯＳトランジスタ回路、３１・・・第１段目
のソースホロワ回路、３１ａ・・・エンハンスメント型
ＭｏＳトランジスタ、３１ｂ・・・デプレッション型Ｍ
ＯＳトランジスタ、３２・・・第２段目のソースホロワ
回路、３２ａ・・・エンハンスメント型ＭｏＳトランジ
スタ、３２ｂ・・・デプレッション型ＭＯＳトランジス
タ、４・・・外部に設けられたバイポーラトランジスタ
、４′・・・オンチップ上に設けられたバイポーラトラ
ンジスタ、５・・・抵抗、６・・・ｎ型半導体基板、７
・・・ｐ型ウェル層、８−１〜８−３・・・ｎ型不純物
層、９−１．９−２・・・ゲート電極、１０・・・ｐ型
ウェル層、１１・・・ｎ型不純物層。 出願人代理人 佐 藤 −雄 も ｌ 図 も２ 口
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成された電荷転送路を通つて転送
された信号電荷を検出し、この信号電荷量に対応した電
流を出力する電荷結合装置の出力回路であって、 前記信号電荷を一時蓄積するキャパシタと、このキャパ
シタの両端子電圧に対応する電流を出力するＭＯＳトラ
ンジスタ回路と、前記キャパシタの蓄積電荷を排出する
排出ゲートと、前記ＭＯＳトランジスタの出力電流を増
幅するバイポーラトランジスタと、をすべて前記半導体
基板上に形成したことを特徴とする電荷結合装置の出力
回路。 ２、電荷結合装置が、半導体基板上に形成された逆導電
型の第１のウェル層と、この第１のウェル層上に絶縁膜
を介して設けられた複数の転送電極とを有し、バイポー
ラトランジスタが前記半導体基板上に形成され前記第１
のウェル層と同じ導電型の第２のウェル層をベースとし
、前記第２のウェル層上に形成され前記半導体基板と同
じ導電型の不純物層をエミッタとし、前記半導体基板を
コレクタとすることを特徴とする特許請求の範囲第１項
記載の電荷結合装置の出力回路。 ３、バイポーラトランジスタがコレクタ接地型の動作を
することを特徴とする特許請求の範囲第１項または第２
項記載の電荷結合装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143599A JPS63161A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143599A JPS63161A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161A true JPS63161A (ja) | 1988-01-05 |
Family
ID=15342468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143599A Pending JPS63161A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152939A (ja) * | 1989-11-09 | 1991-06-28 | Toshiba Corp | 半導体集積回路装置 |
| US5198880A (en) * | 1989-06-22 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of making the same |
| US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
-
1986
- 1986-06-19 JP JP61143599A patent/JPS63161A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
| US5198880A (en) * | 1989-06-22 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of making the same |
| JPH03152939A (ja) * | 1989-11-09 | 1991-06-28 | Toshiba Corp | 半導体集積回路装置 |
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