KR940003498Y1 - Signal control circuit in system - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래 신호 제어 회로도.1 is a conventional signal control circuit diagram.
제2도는 본 고안 시스템의 신호 제어 흐름도.2 is a signal control flowchart of the present invention system.
제3도는 제2도에 있어서 각부의 신호 파형도.3 is a signal waveform diagram of each part in FIG. 2;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 중앙처리장치 2 : 코프로세서(Co-processor)1: central processing unit 2: co-processor
9 : 주변장치제어부 11 : 대기신호발생부9: Peripheral Device Control Unit 11: Standby Signal Generator
12 : 제어준비신호출력부 13 : 신호제어부12: control ready signal output unit 13: signal control unit
AN1,AN11 : 앤드게이트 OR11 : 오아게이트AN1, AN11: AND gate OR11: OA gate
FF1-FF3 : 플립플롭FF1-FF3: flip flop
본 고안은 시스템의 중앙처리장치에 관한 것으로, 특히 중앙처리장치의 주변회로에서 중앙처리장치에 비동기로 발생하는 대기신호를 제공함으로써 복합적인 시스템을 형성하는 시스템의 신호 제어 회로에 관한 것이다.The present invention relates to a central processing unit of a system, and more particularly, to a signal control circuit of a system for forming a complex system by providing a standby signal asynchronously generated to the central processing unit in the peripheral circuit of the central processing unit.
제1도는 종래 신호 제어 회로도로서, 이에 도시한 바와같이 코프로세서(2) 및 주변장치제어부(3)의 출력()을 각기 앤드게이트(AN1)의 입력에 접속하고, 그 앤드게이트(AN1)의 출력()을 상기 코프로세서(2) 및 주변장치제어부(3)와 중앙처리장치(1)의 입력()에 공통 접속하여 구성된 것으로, 이 종래회로의 동작과정을 설명하면 다음과 같다.1 is a conventional signal control circuit diagram, and as shown therein, the outputs of the coprocessor 2 and the peripheral device controller 3 ( ) Are connected to the input of the AND gate AN1, respectively, and the output of the AND gate AN1 ( ) Is input to the coprocessor (2) and peripheral controller (3) and the central processing unit (1). In this connection, the operation process of the conventional circuit is described as follows.
일반적으로 마이크로 프로세서를 응용한 시스템에서 중앙처리장치(1) 코프로세서(2) 및 주변장치제어부(3)는 상기 코프로세서(2)와 주변장치제어부(3)의 출력신호()를 앤드게이트(AN1)에서 논리 조합한 출력신호()에 의해서 제어된다.In general, in a system employing a microprocessor, the central processing unit (1) coprocessor (2) and the peripheral device control unit (3) is the output signal of the coprocessor (2) and peripheral device control unit (3) ) Is an output signal obtained by logically combining the AND gate (AN1) Is controlled by
즉, 코프로세서(2) 또는 주변장치제어부(3)에서 중앙처리장치(1)에 임의의 웨이트 상태를 변화시키기 위해서 출력신호()를 액티브(Active) 또는 인액티브(Inactiv) 시키게 된다.That is, in order to change an arbitrary weight state from the coprocessor 2 or the peripheral controller 3 to the central processing unit 1, the output signal ( ) Will be activated or inactivated.
이때, 중앙처리장치(1)는 상기 코프로세서(2) 및 주변장치제어부(3)의 출력신호()를 논리 조합한 앤드게이트(AN1)의 출력신호()를 임의의 사이클내에서 점검하여 웨이트 상태로 할 것인가를 판단한다.At this time, the central processing unit 1 is the output signal of the coprocessor (2) and the peripheral controller (3) ( ) And the output signal of the AND gate AN1 ) Is checked in an arbitrary cycle to determine whether to put on a weighted state.
따라서, 중앙처리장치(1)가 웨이트 상태로 되는 것은 코프로세서(2)와 주변장치제어부(3)의 출력신호()에 따라 변화하므로 상기 중앙처리장치(1)는 상기 코프로세서(2) 및 주변장치제어부(3)에 일치되게 사이클을 진행하게 된다.Therefore, the central processing unit 1 is in the weighted state because the output signal of the coprocessor 2 and the peripheral device control unit 3 ( Since the central processing unit 1 is cycled in accordance with the coprocessor (2) and the peripheral control unit (3).
그러나, 이와같은 종래회로는 주변장치제어부(3)의 출력신호(), 입력신호()에 의해 중앙처리장치(1)의 입력신호()를 제어하기 때문에 실제로 내부적으로 출력신호()의 처리과정을 알 수 없고, 자체의 주변장치제어부(3)만으로는 다른 외부회로를 삽입하여 중앙처리장치(1)의 사이클에 일치되는 복합 시스템을 구성할 수 없는 문제점이 있었다.However, such a conventional circuit outputs the output signal of the peripheral device controller 3 ( ), Input signal ( Input signal of the central processing unit 1 by To control the output signal internally There is a problem in that it is not possible to know the processing process of), and only its own peripheral device control unit 3 can insert another external circuit to form a complex system that matches the cycle of the central processing unit 1.
본 고안은 이러한 문제점을 감안하여 시스템에 신호제어부를 삽입하고 외부주변회로가 중앙처리장치의 사이클을 필요로 할 때 제어준비신호()를 제어하여 사용함으로써 복합적인 시스템을 형성하는 시스템의 신호제어회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In consideration of these problems, the present invention inserts a signal control unit into the system and when the external peripheral circuit requires a cycle of the central processing unit, ) By controlling the signal) and the signal control circuit of the system forming a complex system will be described in detail with reference to the accompanying drawings.
제2도는 본 고안 시스템의 신호제어회로도서 이에 도시한 바와같이, 대기신호(WT)를 발생시키는 대기신호발생부(11)와, 이 대기신호발생부(11)의 대기신호(WT)를 시스템의 준비신호() 및 중앙처리장치의 클럭(CLK)에 따라 분주한 후 제어신호(CWT)를 출력하는 신호제어부(13)와, 상기 대기신호발생부(11)의 대기신호(WT)와 상기 시스템의 준비신호()를 오아링한 출력과 상기 신호제어부(13)의 제어신호(CWT)를 논리조합하여 제어준비신호()를 출력하는 제어준비신호출력부(12)로 구성한 것으로, 상기 신호제어부(13)는 프로셋단자(PR) 및 크리어단자(CLR)에 전압(Vcc)이 접속됨과 아울러 대기신호발생부(11)의 대기신호(WT)를 입력으로 하는 플립플롭(FF2)의 클럭(CK)에 준비신호()를 접속하고, 프리셋단자(PR) 및 크리어단자(CLR)에 전압(Vcc)이 접속됨과 아울러 비반전출력(Q)을 입력(D)으로 하는 플립플롭(FF1)의 클럭(CK)에 중앙처리장치의 클럭(CLK)을 접속하며, 크리어단자(CLR)에 전압(Vcc)이 접속됨과 아울러 상기 플립플롭(FF2)의 비반전출력(Q)이 프리셋단자(PR)에 접속된 플립플롭(FF3)의 입력(D)에 상기 대기신호발생부(11)의 대기신호(WT)를 접속함과 아울러 클럭(CK)에 상기 플립플롭(FF1)의 비반전출력(Q)을 접속하여 상기 플립플롭(FF3)의 비반전출력(Q)에서 제어신호(CWT)가 출력하도록 구성하고, 상기 제어준비신호출력(12)는 대기신호발생부(11)의 대기신호(WT)와 시스템의 준비신호()를 오아링한 오아게이트(OR11)의 출력이 한쪽단자에 접속한 앤드게이트(AN11)의 타측단자에 신호제어부(13)의 제어신호(CWT)를 접속하여 상기 앤드게이트(AN11)에서 제어준비신호()가 출력하게 구성한다.2 is a signal control circuit diagram of the system of the present invention. As shown therein, a standby signal generator 11 for generating a standby signal WT and a standby signal WT of the standby signal generator 11 are provided. Ready signal for And a signal control unit 13 for outputting a control signal CWT after being divided according to the clock CLK of the central processing unit, a standby signal WT of the standby signal generator 11, and a ready signal of the system. ( ) Is prepared by logically combining the output of the ringing and the control signal CWT of the signal controller 13. ) Is configured as a control ready signal output unit 12 for outputting a signal, and the signal control unit 13 is connected to the proset terminal PR and the cree terminal CLR with the voltage Vcc and the standby signal generator 11. Signal to the clock CK of the flip-flop FF2 to which the standby signal WT is inputted. ), The voltage Vcc is connected to the preset terminal PR and the cree terminal CLR, and is centered on the clock CK of the flip-flop FF1 having the non-inverting output Q as the input D. The flip-flop is connected to the clock CLK of the processing device, the voltage Vcc is connected to the cree terminal CLR, and the non-inverting output Q of the flip-flop FF2 is connected to the preset terminal PR. The flip signal is connected to the input signal D of the FF3 by connecting the standby signal WT of the standby signal generator 11 and the non-inverted output Q of the flip-flop FF1 to the clock CK. The control signal CWT is output from the non-inverting output Q of the flop FF3, and the control preparation signal output 12 is a standby signal WT of the standby signal generator 11 and a ready signal of the system. ( The control signal CWT of the signal control unit 13 is connected to the other terminal of the AND gate AN11 having the output of the OR gate OR11 connected to one terminal to prepare for control at the AND gate AN11. signal( ) To print.
상기 플립플롭(FF1-FF3)은 프리셋단자(PR)와 크리어단자(CLR)를 갖는 D플립플롭으로서 클럭(CK)이 고전위가 될 때 입력(D)을 비반전 출력(Q)으로 출력한다.The flip-flops FF1-FF3 are D flip-flops having a preset terminal PR and a cree terminal CLR, and output the input D to the non-inverting output Q when the clock CK becomes high potential. .
이와같이 구성한 본 고안 시스템의 신호제어회로의 작용 및 효과를 제3도 본 고안 각부의 신호파형도를 참조하여 상세히 설명하면 다음과 같다.The operation and effects of the signal control circuit of the present invention system configured as described above will be described in detail with reference to the signal waveform diagram of the third part of the present invention.
먼저, 클럭(CLK)이 제3a도와 같이 입력하는 플립플롭(FF1)은 상기 클럭(CLK)이 고전위가될 때 입력(D)이 출력하고 다음번 클럭(CLK)의 상승시 비반전출력()을 입력(D)을 통해 출력시키므로 상기 플립플롭(FF1)은 제3b도와 같이 2분주한 클럭(CLK2)을 발생시킨다.First, the flip-flop FF1 inputted by the clock CLK as shown in FIG. 3A has an input D output when the clock CLK becomes high potential, and a non-inverted output when the next clock CLK rises. ) Is outputted through the input D, so the flip-flop FF1 generates a clock CLK2 divided by two as shown in FIG. 3B.
즉, 중앙처리장치의 클럭(CLK)이 50㎒이면 상기 플립플롭(FF1)은 출력신호(CLK2)를 25㎒로 하여 출력한다.That is, when the clock CLK of the central processing unit is 50 MHz, the flip-flop FF1 outputs the output signal CLK2 at 25 MHz.
이때, 제3도의 T1구간에서 같이 대기신호발생부(11)의 대기신호(WT)가 저전위이고, 시스템의 준비신호()가 고전위가 되면 저전위가 입력된 플립플롭(FF2)은 저전위를 플립플롭(FF3)의 프리셋단자에 출력하므로, 프리셋단자(PR)에 저전위가 인가됨과 아울러 크리어단자(CLR)에 고전위가 인가된 플립플롭(FF3)은 입력(D)과 클럭(CK)에 관계없이 비반전출력(Q3)을 고전위 상태로 한다.At this time, the wait signal WT of the wait signal generator 11 is low potential as in the T 1 section of FIG. When the low potential is inputted, the flip-flop FF2 inputs the low potential to the preset terminal of the flip-flop FF3, so that the low potential is applied to the preset terminal PR and the cree terminal CLR. The flip-flop FF3 to which the high potential is applied causes the non-inverting output Q3 to the high potential state regardless of the input D and the clock CK.
즉, 신호제업(13)는 고전위를 출력하므로 제어준비신호출력부(12)의 앤드게이트(AN11)는 오아게이트(OR11)의 출력 레벨에 따라 변화한다.That is, since the signal manufacturing 13 outputs a high potential, the AND gate AN11 of the control preparation signal output unit 12 changes according to the output level of the OR gate OR11.
따라서, 대기신호발생부(11)의 대기신호(WT)가 저전위이고 시스템의 준비신호()가 고전위이므로 제어준비신호출력부(12)는 시스템의 준비신호()를 통과시켜 고전위인 제어준비신호()를 출력한다. 이때, 대기신호 발생부(110의 대기 신호(WT)가 고전위가 되는 제3도의 T2구간에서 시스템의 준비 신호()는 고전위 상태를 유지하므로 플립플롭(FF2)의 출력(Q)은 저전위 상태를 유지하여 플립플롭(FF3)은 제어신호(CWT)를 고전위 상태로 출력한다. 따라서 제어준비신호출력부(12)는 고전위인 상기 시스템의 준비 신호()를 통과시켜 제어준비신호()를 고전위 상태로 유지한다.Therefore, the standby signal WT of the standby signal generator 11 is low potential and the ready signal of the system ( Since the high potential is), the control preparation signal output unit 12 prepares a signal ( Pass the control readiness signal ) At this time, the ready signal of the system in the section T 2 of FIG. 3 in which the standby signal WT of the standby signal generator 110 becomes high potential ) Maintains the high potential state, so the output Q of the flip-flop FF2 maintains the low potential state, and the flip-flop FF3 outputs the control signal CWT in the high potential state. Therefore, the control preparation signal output unit 12 is a high-potential signal (ready signal of the system) Pass the control readiness signal ( Keep) at high potential.
한편, 대기신호발생부(11)의 웨이트신호(WT)가 고전위이고 제3도의 T4구간에서와 같이 시스템의 준비신호()가 고전위로 액티브되면 플립플롭(FF2)의 출력(Q)은 고전위가 되어 플립플롭(FF3)의 프리셋단자(PR)에는 고전위가 인가한다.On the other hand, the weight signal WT of the standby signal generator 11 has a high potential, and as in the T 4 section of FIG. Is activated at a high potential, the output Q of the flip-flop FF2 becomes a high potential, and a high potential is applied to the preset terminal PR of the flip-flop FF3.
이때, 입력(D)이 고전위인 플립플롭(FF3)의 클럭(CK)에 플립플롭(FF1)의 출력클럭(CLK2)이 상승하면 상기 플립플롭(FF3)의 비반전출력(Q)이 고전위가 되어 신호제어부(13)의 제어신호(CWT)는 고전위로 출력한다.At this time, when the output clock CLK2 of the flip-flop FF1 rises to the clock CK of the flip-flop FF3 having the high input D, the non-inverting output Q of the flip-flop FF3 becomes high potential. The control signal CWT of the signal controller 13 is output at high potential.
따라서, 고전위인 대기신호발생부(11)의 대기신호(WT) 및 시스템의 준비신호()를 인가받아 오아게이트(OR11)는 고전위를 출력하므로 앤드케이트(AN11)가 고전위를 출력하여 제어준비신호출력부(12)는 고전위인 제어준비신호()를 출력한다.Therefore, the wait signal WT of the high-potential wait signal generator 11 and the ready signal of the system ( The OR gate OR11 outputs a high potential, and the AND gate AN11 outputs a high potential, so that the control preparation signal output unit 12 outputs a high-potential control ready signal ( )
이때, 대기신호발생부(11)의 대기신호(WT)가 저전위가 되고 제3도의 T5구간에서와 같이 시스템의 준비신호()가 고전위를 유지하면 플립플롭(FF2)의 출력(Q)은 고전위를 유지하고 플립플롭(FF2)의 출력(Q)은 플립플롭(FF1)의 출력클럭(CLK2)이 상승할 때 저전위로 바뀌어 출력한다.At this time, the standby signal WT of the standby signal generator 11 becomes the low potential and the ready signal of the system as in the section T 5 of FIG. ) Maintains the high potential, the output Q of the flip-flop FF2 maintains the high potential and the output Q of the flip-flop FF2 is low-powered when the output clock CLK2 of the flip-flop FF1 rises. And print it up.
따라서, 신호제어부(13)의 제어신호(CWT)가 저전위로 입력된 제어준비신호출력부(12)가 저전위인 제어준비신호()를 출력하여 중앙처리장치의 대기상태(WAIT)가 풀리게 된다.Accordingly, the control preparation signal output unit 12 in which the control signal CWT of the signal control unit 13 is input at a low potential is a control preparation signal having a low potential ( ) Will be released and the WAIT of the CPU will be released.
한편, 중앙처리장치가 대기 상태로 다시 되기 위해서는 제3도의 T6구간에서와 같이 시스템의 대기신호()의 상태를 점검하게 되고, 제3c,d도에 도시한 바와같이 대기신호발생부(11)의 대기신호(WT)가 저전위인 상태에서 시스템의 준비신호()가 저전위로 인액티브되면 오아게이트(OR11)는 저전위를 출력하므로 제어준비신호출력부(12)의 제어준비신호()는 저전위로 출력한다.On the other hand, in order that the CPU is in the standby state again waiting signal on the system as in the third period T 6 ° ( ), And the standby signal WT of the standby signal generator 11 has a low potential as shown in FIGS. 3C and 3D. ) Is inactive to the low potential, the oragate (OR11) outputs a low potential, so the control ready signal of the control ready signal output unit 12 ( ) Outputs at low potential.
이때, 시스템의 준비신호()가 고전위로 되면 플립플롭(FF2)은 저전위를 출력하므로, 프리셋단자(PR)에 저전위가 인가된 플립플롭(FF3)은 출력(Q)을 고전위 상태로 하므로 신호제어부(13)의 제어신호(CWT)는 고전위로 앤드게이트(AN11)의 한쪽단자에 출력한다.At this time, the system ready signal ( Since the flip-flop FF2 outputs a low potential when the high potential becomes), the flip-flop FF3 having a low potential applied to the preset terminal PR turns the output Q into a high potential state. The control signal CWT is output to one terminal of the AND gate AN11 at high potential.
따라서, 고전위인 시스템의 준비신호()가 인가된 오아게이트(OR11)는 고전위를 출력하므로 양 입력에 고전위가 인가된 앤드게이트(AN11)가 고전위를 출력하여 제어준비신호출력부(12)는 고전위인 제어준비신호()를 출력한다.Therefore, the ready signal of the high-potential system ( ) Is applied to the oragate OR11 outputs a high potential, so the AND gate AN11 to which the high potential is applied to both inputs outputs a high potential, so that the control preparation signal output unit 12 has a control ready signal (high potential). )
이와같은 본 고안의 동작과정을 간략히 설명하면, 시스템의 준비신호()가 고전위인 상태에서는 대기신호발생부(11)의 대기신호(WT)에 상관없이 제어준비신호출력부(12)의 제어준비신호()는 고전위 상태가 되어 중앙처리장치를 대기상태(WAIT)로 하고, 대기신호발생부(11)의 대기신호(WT)가 고전위 상태에서 시스템의 준비신호()가 액티브되면 상기 대기신호(WT)가 저전위로될 때 제어준비신호출력부(12)의 제어준비신호()가 저전위가 되어 중앙처리장치를 대기상태(WAIT)에서 해제한다.Briefly describing the operation process of the present invention, the preparation signal of the system ( ) In the state of high potential, the control preparation signal of the control preparation signal output unit 12 regardless of the standby signal WT of the standby signal generator 11 ) Becomes the high potential state, the central processing unit is in the standby state (WAIT), and the standby signal (WT) of the wait signal generator 11 is a high-potential state of the system ready signal ( Is activated, the control ready signal of the control ready signal output unit 12 when the standby signal WT becomes low potential. ) Becomes low potential and the CPU is released from the WAIT.
한편, 시스템의 준비신호()가 액티브되어 제어준비신호출력부(12)의 제어준비신호()가 고전위가 되면 중앙처리장치는 다시 대기상태(WAIT)로 되는 동작을 반복한다.On the other hand, the system ready signal ( ) Is activated and the control ready signal of the control ready signal output unit 12 ( When the high potential becomes), the CPU repeats the operation of returning to the wait state.
따라서, 대기신호발생부(11)를 삽입함으로써 시스템의 준비신호()와 대기신호발생부(11)의 대기신호(WT)가 복합적으로 동작한다.Therefore, the standby signal generator 11 is inserted into the system ready signal ( ) And the standby signal WT of the standby signal generator 11 operate in combination.
이와같은 본 고안 시스템의 신호제어회로는 외부삽입회로 즉, 대기신호발생부의 대기신호를 중앙처리장치의 클럭에 맞춤으로써 마이크로 프로세서를 응용한 시스템의 준비신호를 제어하여 복합적인 시스템을 형성함으로써 각 회로에 이동기로 발생하는 대기신호를 하나의 시스템이 처리할 수 있는 효과가 있다.Such a signal control circuit of the present invention system forms a complex system by controlling a ready signal of a system using a microprocessor by matching an external insertion circuit, that is, a standby signal of a standby signal generator with a clock of a central processing unit. There is an effect that one system can process the standby signal generated by the mobile.
Claims (3)
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| KR92000294U KR940003498Y1 (en) | 1992-01-11 | 1992-01-11 | Signal control circuit in system |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR92000294U KR940003498Y1 (en) | 1992-01-11 | 1992-01-11 | Signal control circuit in system |
Publications (2)
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| KR930018615U KR930018615U (en) | 1993-08-21 |
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Family Applications (1)
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Country Status (1)
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- 1992-01-11 KR KR92000294U patent/KR940003498Y1/en not_active IP Right Cessation
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| KR930018615U (en) | 1993-08-21 |
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| REGI | Registration of establishment | ||
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