KR100205588B1 - Test path making circuit for custom i.c. - Google Patents
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Abstract
커스팀 IC의 테스트경로 생성회로에 관한 것으로, 특히 커스텀 IC의 이상유무를 테스트하기 위한 테스트경로를 생성하는 테스트경로 생성회로에 관한 것이다.The present invention relates to a test path generation circuit of a custom IC, and more particularly, to a test path generation circuit for generating a test path for testing an abnormality of a custom IC.
커스텀 IC에서 별도의 테스트 핀 단자를 설치하지 않고 입출력용으로 외부에 형성된 핀 단자를 이용하여 테스트경로를 만들어 커스텀 IC내의 CPU나 다른 로직들을 테스함으로써 커스텀IC의 설계시 외부 핀 단자를 감소시켜 원가를 절감한다.Instead of installing a separate test pin terminal in the custom IC, test paths are created using externally formed pin terminals for input / output, and the CPU or other logics in the custom IC are tested to reduce the external pin terminals when designing the custom IC. Save.
Description
제1도는 종래의 커스텀 IC의 테스트핀 단자의 일 예도.1 is an example of a test pin terminal of a conventional custom IC.
제2도는 본 발명에 따른 커스텀 집적IC의 테스트경로 생성회로도.2 is a test path generation circuit diagram of a custom integrated IC according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 테스트모드설정부 20 : 테스트경로생성부10: test mode setting unit 20: test path generation unit
30 : CPU 40 : 랜덤로직30: CPU 40: Random Logic
50 : 제1MUX 60 : 제2MUX50: first MUX 60: second MUX
본 발명은 커스텀 IC(Integrated Circuit; 집적회로)의 테스트경로 생성회로에 관한 것으로, 특히 커스텀 IC의 이상유무를 테스트하기 위한 테스트경로를 생성하는 테스트경로 생성회로에 관한 것이다.The present invention relates to a test path generation circuit for a custom integrated circuit (IC), and more particularly, to a test path generation circuit for generating a test path for testing an abnormality of a custom IC.
통상적으로 커스텀 IC는 CPU, 램덤로직, A/D변환기, 메모리 등과 같은 로직들을 원칩(one-chip)화 하여 사용하게 되는데, 이 원칩화 된 커스텀 IC의 이상유무를 위해 제조후 이상유무를 테스트 하여야 한다.In general, custom ICs use one-chip logic such as CPU, random logic, A / D converter, memory, etc., and should be tested after manufacturing for abnormality of this one-chip custom IC. .
그런데 종래의 커스텀 IC는 제1도에서 보는 바와 같이 CPU와 다른 로직들간에 인터페이싱 하기 위한 연결라인이 내부적으로만 연결되어 있어 외부에서 CPU나 다른 로직들을 테스트하기 위해서는 제1도의 P1-P4와 같이 외부로 별도의 테스트핀을 만들어야 한다.However, in the conventional custom IC, as shown in FIG. 1, the connection line for interfacing between the CPU and other logics is only connected internally. You must make a separate test pin.
예를 들어, SH400 커스텀 IC의 경우 CPU로 Z-80을 사용하는데 상기 Z-80 CPU는 핀수가 80핀이 되어 상기 80핀을 외부로 뺄 경우 로직에서 필요한 핀수와 CPU 테스트를 위한 별도의 테스트핀을 갖도록 설계하여야 한다. 그러므로 CPU나 다른 로직들을 테스트하기 위해서는 CPU나 다른 로직들에 관련된 핀을 모드 칩 외부로 빼내야 한다.For example, in the case of the SH400 custom IC, the Z-80 is used as a CPU, and the Z-80 CPU has 80 pins. It should be designed to have Therefore, to test the CPU or other logics, the pins associated with the CPU or other logics must be pulled out of the mode chip.
하지만 이와 같이 칩을 설계하면 핀 수가 많아져 패키지를 바꾸어야 하고 이 패키지를 바꾸게 되면 원가가 상승되는 문제점이 있었다.However, if the chip is designed in this way, the number of pins increases and the package must be changed, and the cost increases when the package is changed.
따라서 본 발명의 목적은 커스텀 IC에서 입출력용으로 형성된 외부 핀 단자를 이용하여 커스텀 IC의 이상유무를 테스트하는 경로를 생성하는 테스트경로 생성회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a test path generation circuit for generating a path for testing an abnormality of a custom IC using an external pin terminal formed for input / output in a custom IC.
본 발명의 다른 목적은 커스텀 IC에서 외부에 형성되는 핀을 감소시켜 커스텀 IC의 원가를 절감할 수 있는 테스트경로 생성회로를 제공함에 있다.Another object of the present invention is to provide a test path generation circuit that can reduce the cost of the custom IC by reducing the pin formed on the outside in the custom IC.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 커스텀 IC의 테스트경로 생성회로도로서, 3개의 테스트조건 신호를 입력하여 테스트할 모드의 설정신호를 발생하는 테스트모드설정부(10)와, 상기 테스트모드설정부(10)에서 모드설정신호에 의해 테스트경로를 제공하는 테스트경로생성부(20)로 구성되어 있다.FIG. 2 is a test path generation circuit diagram of a custom IC according to the present invention. The test mode setting unit 10 and the test mode setting unit 10 which generate three setting condition signals to be tested by inputting three test condition signals are illustrated in FIG. It consists of a test path generation unit 20 for providing a test path by the mode setting signal.
상기 구성 중 상기 테스트모드설정부(10)는 상기 CPU(30) MS1단자에 제1플립플롭(FF1)의 데이타단(D)이 접속되고, 상기 제1플립플롭(FF1)의 출력단(Q)이 제1앤드게이트와 제2앤드게이트(AN1-AN2)의 한 단자에 각각 접속되며, 상기 제1플립플롭(FF1)의 부출력단이 제3앤드게이트와 제4앤드게이트(AN3-AN4)의 한 단자에 각각 접속되고, 상기 CPU(30)의 MS2단자에 제2플립플롭(FF2)의 데이타단(D)이 접속되며, 상기 제2플립플롭(FF2)의 출력단(Q)이 제1앤드게이트와 제3앤드게이트(AN1,AN3)의 한 단자에 각각 접속되고, 상기 제2플립플롭(FF2)의 부출력단이 제2앤드게이트와 제4앤드게이트(AN2,AN4)의 한 단자에 각각 접속되고, 테스트 핀(TEST PIN) 단자가 인버터(I1)를 통해 상기 제1 내지 제4앤드게이트(AN1_AN4)의 한 단자에 각각 접속되고, PIN1단자가 상기 랜덤로직(40)과 상기 제1, 제2플립플롭(FF1,FF2)의 클럭(C) 단자에 각각 접속되도록 구성되어 상기 MS1 단자, 상기 MS2단자 및 상기 테스트 핀의 입력에 따라 상기 제1앤드게이트(AN1)가 상기 CPU(30)의 테스트모드설정신호를 출력하고, 상기 제2앤드게이트(AN2)가 랜덤로직1의 테스트모드설정신호를 출력하며, 상기 제3앤드게이트(AN3)가 램덤로직2의 테스트모드설정신호를 출력하고, 상기 제4앤드게이트(AN4)가 다른 라이브러리의 테스트모드설정신호를 출력하도록 구성되어 있다.In the configuration, the test mode setting unit 10 has a data terminal D of a first flip flop FF1 connected to the MS1 terminal of the CPU 30, and an output terminal Q of the first flip flop FF1. A negative output terminal of the first flip-flop FF1 is connected to one terminal of the first and second gates AN1-AN2, respectively. The data terminal D of the second flip-flop FF2 is connected to one terminal of the third and fourth gates AN3-AN4, respectively, and is connected to the MS2 terminal of the CPU 30. The output terminal Q of the second flip-flop FF2 is connected to one terminal of the first and third AND gates AN1 and AN3, respectively, and the negative output terminal of the second flip-flop FF2 is connected. The test pin TEST PIN is connected to one terminal of the second and fourth AND gates AN2 and AN4, respectively, and a test pin terminal is connected to one terminal of the first to fourth AND gates AN1_AN4 through the inverter I1. And a PIN1 terminal connected to each of the terminals, respectively, to be connected to the random logic 40 and the clock C terminals of the first and second flip-flops FF1 and FF2, respectively. The first and gate AN1 outputs the test mode setting signal of the CPU 30 according to the input of the test pin, and the second and gate AN2 outputs the test mode setting signal of the random logic 1. The third and gate AN3 is configured to output the test mode setting signal of the random logic 2, and the fourth and gate AN4 is configured to output the test mode setting signal of another library.
그리고, 상기 테스트경로생성부(20)는 상기 CPU(30)의 A13단자에 제1MUX(50)의 입력단자(A)가 접속되고 상기 CPU(30)의 ZCT단자에 상기 제1MUX(50)의 입력단자(B)가 접속되며, 상기 제2앤드게이트(AN2)의 출력이 상기 제1MUX(50)의 선택단(S)에 연결되고, 상기 랜덤로직(40)과 상기 제2MUX(60)의 입력단자(B)가 연결되며 상기 제1MUX(50)의 출력단이 상기 랜덤로직(40) 및 제2MUX(60)의 입력단자(A)에 각각 접속되고, 상기 제1앤드게이트(AN1)의 출력이 상기 제2MUX(60)의 선택단(S)에 연결되어 상기 제1앤드게이트(AN1) 및 상기 제2앤드게이트(AN2)의 출력값에 따라 상기 CPU(30) 및 상기 랜덤로직(40)의 테스트경로를 제공하도록 구성되어 있다.The test path generation unit 20 has an input terminal A of the first MUX 50 connected to an A13 terminal of the CPU 30, and a ZCT terminal of the CPU 30 of the first MUX 50. An input terminal B is connected, an output of the second and gate AN2 is connected to a selection terminal S of the first MUX 50, and the random logic 40 and the second MUX 60 are connected to each other. An input terminal B is connected and an output terminal of the first MUX 50 is connected to an input terminal A of the random logic 40 and the second MUX 60, respectively, and an output of the first and gate AN1 is provided. The CPU 30 and the random logic 40 may be connected to the selection terminal S of the second MUX 60 according to output values of the first and second gates AN1 and AN2. It is configured to provide a test path.
상술한 구성에 의거 바람직한 일 실시예를 제2도를 참조하여 상세히 설명한다.Based on the above-described configuration, a preferred embodiment will be described in detail with reference to FIG.
먼저, 커스텀 IC의 테스트경로를 생성하기 위해서는 하기의 표 1과 같이 테스트조건을 주어 테스트모드를 설정한다.First, in order to generate a test path of a custom IC, test conditions are set by giving test conditions as shown in Table 1 below.
상기 표 1에서와 같이 상기 MS1단자로 1이 입력되고, 상기 MS2단자로 1이 입력되면 상기 플립플롭(FF1)은 출력단자(Q)로 하이신호를 출력하고 부출력단자로 로우신호를 출력하며, 상기 플립플롭(FF2)은 출력단자(Q)로 하이신호를 출력하고 부출력단자로 로우신호를 각각 출력한다. 이때 테스트 핀단자(TESTPIN)의 로우신호는 인버터(I1)를 통해 반전되어 상기 앤드게이트(AN1-AN4)의 한 단자로 각각 인가된다. 상기 플립플롭(FF1-FF2)의 출력단자(Q)로 각각 출력된 하이신호는 앤드게이트(AN1)로 인가되어 상기 앤드게이트(AN1)는 상기 CPU(30)의 테스트모드 설정 신호인 하이신호를 출력한다. 그리고 상기 플립플롭(FF1-FF2)의 출력단자(Q) 및 부출력단자에서 출력된 신호를 각각 입력하는 앤드게이트(AN2-AN4)는 로우신호를 출력한다. 상기 앤드게이트(AN1)에서 출력된 하이신호는 상기 제2MUX(60)의 선택단자(s)로 인가되어 상기 제2MUX(60)는 입력단자(A)로 연결된다. 상기 앤드게이트(AN2)에서 출력된 로우신호는 상기 제1MUX(50)의 선택단자(S)로 인가되어 상기 제1MUX(50)는 입력단자(B)로 연결된다. 따라서 상기 CPU(30)의 ZCT단자가 상기 제1-2MUX(50,60)를 통해 단자(XPF2)에 연결되어 상기 CPU(30)의 테스트경로가 제공되어진다. 또한 상기 표 1에서와 같이 상기 MS1단자로 1이 입력되고 상기 MS2단자로 0이 입력되면 플립플롭(FF1)은 출력단자(Q)로 하이신호를 출력하고 부출력단자로 로우신호를 출력하며, 플립플롭(FF2)은 출력단자(Q)로 로우신호를 출력하고 부출력단자로 하이신호를 각각 출력한다. 이때 테스트핀단자(TESTPIN)의 로우신호는 인버터(I1)를 통해 반전되어 상기 앤드게이트(AN1-AN4)의 한 단자로 각각 인가된다. 상기 플립플롭(FF1)의 출력단자(Q)와 상기 플립플롭(FF2)의 부출력단자로 각각 출력된 하이신호는 앤드게이트(AN2)로 인가되어 상기 앤드게이트(AN2)는 랜덤로직(40)의 테스트모드 설정신호인 하이신호를 출력한다. 그리고 상기 플립플롭(FF1-FF2)의 출력단자(Q) 및 부출력단자에서 출력된 신호를 각각 입력하는 앤드게이트(AN1,AN3,AN4)는 각각 로우신호를 출력한다. 상기 앤드게이트(AN1)에서 출력된 로우 신호는 상기 제2MUX(60)의 선택단자(s)로 인가되어 상기 제2MUX(60)는 입력단자(B)로 연결된다. 상기 앤드게이트(AN2)에서 출력된 하이신호는 상기 제1MUX(50)의 선택단자(S)로 인가되어 상기 제1MUX(50)는 입력단자(A)로 연결된다. 따라서 상기 랜덤로직(40)의 단자가 상기 제1MUX(50)에 의해 A13단자로 연결되고 상기 랜덤로직(60)의 한 단자는 상기 제2MUX(60)에 의해 XPF2단자로 연결되어 상기 랜덤로직(40)의 테스트경로가 제공된다. 상기 표 1에서 랜덤2 및 라이브러리모드도 상기 표 1의 테스트 조건 설정에 따라 상술한 동작과 동일한 동작으로 앤드게이트(AN3)에서 랜덤2모드 설정신호를 출력하고 상기 앤드게이트(AN4)에서 라이브러리모드 선택신호를 출력하여 테스트경로가 제공되어진다.As shown in Table 1, when 1 is input to the MS1 terminal and 1 is input to the MS2 terminal, the flip-flop FF1 outputs a high signal to the output terminal Q and the sub-output terminal. Outputs a low signal, and the flip-flop FF2 outputs a high signal to the output terminal Q and a sub-output terminal. Low signal is output respectively. At this time, the low signal of the test pin terminal TESTPIN is inverted through the inverter I1 and applied to one terminal of the AND gates AN1-AN4, respectively. The high signals output to the output terminals Q of the flip-flops FF1 to FF2 are applied to the AND gate AN1 so that the AND gate AN1 receives the high signal which is a test mode setting signal of the CPU 30. Output And the output terminal Q and the sub output terminal of the flip-flop FF1-FF2. The AND gates (AN2-AN4) for inputting the signals outputted from the PDP output low signals. The high signal output from the AND gate AN1 is applied to the selection terminal s of the second MUX 60, and the second MUX 60 is connected to the input terminal A. The low signal output from the AND gate AN2 is applied to the selection terminal S of the first MUX 50 so that the first MUX 50 is connected to the input terminal B. Therefore, the ZCT terminal of the CPU 30 is connected to the terminal XPF2 through the 1-2 MUXs 50 and 60 to provide a test path of the CPU 30. In addition, as shown in Table 1, when 1 is input to the MS1 terminal and 0 is input to the MS2 terminal, the flip-flop FF1 outputs a high signal to the output terminal Q and the sub-output terminal. Low signal and the flip-flop (FF2) outputs the low signal to the output terminal (Q) and the sub-output terminal. Each outputs a high signal. At this time, the low signal of the test pin terminal TESTPIN is inverted through the inverter I1 and applied to one terminal of the AND gates AN1-AN4, respectively. An output terminal Q of the flip-flop FF1 and a sub-output terminal of the flip-flop FF2 The high signals respectively output to are supplied to the AND gate AN2, and the AND gate AN2 outputs a high signal which is a test mode setting signal of the random logic 40. And the output terminal Q and the sub output terminal of the flip-flop FF1-FF2. The AND gates AN1, AN3, and AN4, which input the signals output from the output signals, respectively output the low signals. The low signal output from the AND gate AN1 is applied to the selection terminal s of the second MUX 60, and the second MUX 60 is connected to the input terminal B. The high signal output from the AND gate AN2 is applied to the selection terminal S of the first MUX 50 so that the first MUX 50 is connected to the input terminal A. Accordingly, the terminal of the random logic 40 is connected to the A13 terminal by the first MUX 50, and one terminal of the random logic 60 is connected to the XPF 2 terminal by the second MUX 60 to the random logic ( A test path of 40) is provided. In Table 1, the random 2 mode and the library mode output the random 2 mode setting signal from the AND gate AN3 and select the library mode from the AND gate AN4 in the same operation as described above according to the test condition setting of Table 1 above. The test path is provided by outputting the signal.
상기에서, 상기 CPU(30)의 상기 CPU(30)의 상기 MS1단자는 리드(READ) 단자, 상기 MS2단자는 라이트(WRITE) 단자이거나, 또는 상기 CPU(30)의 상기 MS1단자는 라이트(WRITE) 단자이고, 상기 MS2단자는 리드(READ) 단자이다.The MS1 terminal of the CPU 30 of the CPU 30 is a read terminal, the MS2 terminal is a write terminal, or the MS1 terminal of the CPU 30 is write. ) Terminal, and the MS2 terminal is a read terminal.
또한, 상기 CPU(30)의 A13단자와 상기 XPF2단자는 양방향(bidirectional) 핀으로, 상기 A13단자와 상기 XPF2단자는 상기 커스텀 집적회로의 테스트시에만 상기 CPU(30)의 리드(READ)와 라이트(WRITE) 단자의 입력단자로 사용하고, 실제로는 칩(chip)의 입력용으로 사용하여 별도의 외부 핀 증가없이 상기 CPU(30)의 리드(READ) 및 라이트(WRITE) 핀을 테스트용으로 외부로 뺄 수 있다.In addition, the A13 terminal and the XPF2 terminal of the CPU 30 are bidirectional pins, and the A13 terminal and the XPF2 terminal are read and written to the CPU 30 only when the custom integrated circuit is tested. It is used as an input terminal of the (WRITE) terminal, and is actually used for input of a chip, and the read and write pins of the CPU 30 are externally used for testing without increasing an external pin. Can be subtracted.
상술한 바와 같이 본 발명은 커스텀 IC에서 별도의테스트 핀 단자를 설치하지 않고 입출력용으로 외부에 형성된 핀 단자를 이용하여 테스트경로를 생성하여 커스텀 IC내의 CPU나 다른 로직들을 테스트함으로써 커스텀 IC의 설계시 외부 핀 단자를 감소시켜 원가를 절감할 수 있는 이점이 있다.As described above, the present invention does not provide a separate test pin terminal in the custom IC, but generates a test path using a pin terminal formed externally for input / output to test a CPU or other logic in the custom IC to design the custom IC. The cost can be reduced by reducing external pin terminals.
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Family Applications (1)
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