KR940003498Y1 - 시스템의 신호제어회로 - Google Patents

Abstract

내용 없음.

Description

시스템의 신호제어회로

제1도는 종래 신호 제어 회로도.

제2도는 본 고안 시스템의 신호 제어 흐름도.

제3도는 제2도에 있어서 각부의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 중앙처리장치 2 : 코프로세서(Co-processor)

9 : 주변장치제어부 11 : 대기신호발생부

12 : 제어준비신호출력부 13 : 신호제어부

AN1,AN11 : 앤드게이트 OR11 : 오아게이트

FF1-FF3 : 플립플롭

본 고안은 시스템의 중앙처리장치에 관한 것으로, 특히 중앙처리장치의 주변회로에서 중앙처리장치에 비동기로 발생하는 대기신호를 제공함으로써 복합적인 시스템을 형성하는 시스템의 신호 제어 회로에 관한 것이다.

제1도는 종래 신호 제어 회로도로서, 이에 도시한 바와같이 코프로세서(2) 및 주변장치제어부(3)의 출력()을 각기 앤드게이트(AN1)의 입력에 접속하고, 그 앤드게이트(AN1)의 출력()을 상기 코프로세서(2) 및 주변장치제어부(3)와 중앙처리장치(1)의 입력()에 공통 접속하여 구성된 것으로, 이 종래회로의 동작과정을 설명하면 다음과 같다.

일반적으로 마이크로 프로세서를 응용한 시스템에서 중앙처리장치(1) 코프로세서(2) 및 주변장치제어부(3)는 상기 코프로세서(2)와 주변장치제어부(3)의 출력신호()를 앤드게이트(AN1)에서 논리 조합한 출력신호()에 의해서 제어된다.

즉, 코프로세서(2) 또는 주변장치제어부(3)에서 중앙처리장치(1)에 임의의 웨이트 상태를 변화시키기 위해서 출력신호()를 액티브(Active) 또는 인액티브(Inactiv) 시키게 된다.

이때, 중앙처리장치(1)는 상기 코프로세서(2) 및 주변장치제어부(3)의 출력신호()를 논리 조합한 앤드게이트(AN1)의 출력신호()를 임의의 사이클내에서 점검하여 웨이트 상태로 할 것인가를 판단한다.

따라서, 중앙처리장치(1)가 웨이트 상태로 되는 것은 코프로세서(2)와 주변장치제어부(3)의 출력신호()에 따라 변화하므로 상기 중앙처리장치(1)는 상기 코프로세서(2) 및 주변장치제어부(3)에 일치되게 사이클을 진행하게 된다.

그러나, 이와같은 종래회로는 주변장치제어부(3)의 출력신호(), 입력신호()에 의해 중앙처리장치(1)의 입력신호()를 제어하기 때문에 실제로 내부적으로 출력신호()의 처리과정을 알 수 없고, 자체의 주변장치제어부(3)만으로는 다른 외부회로를 삽입하여 중앙처리장치(1)의 사이클에 일치되는 복합 시스템을 구성할 수 없는 문제점이 있었다.

본 고안은 이러한 문제점을 감안하여 시스템에 신호제어부를 삽입하고 외부주변회로가 중앙처리장치의 사이클을 필요로 할 때 제어준비신호()를 제어하여 사용함으로써 복합적인 시스템을 형성하는 시스템의 신호제어회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 고안 시스템의 신호제어회로도서 이에 도시한 바와같이, 대기신호(WT)를 발생시키는 대기신호발생부(11)와, 이 대기신호발생부(11)의 대기신호(WT)를 시스템의 준비신호() 및 중앙처리장치의 클럭(CLK)에 따라 분주한 후 제어신호(CWT)를 출력하는 신호제어부(13)와, 상기 대기신호발생부(11)의 대기신호(WT)와 상기 시스템의 준비신호()를 오아링한 출력과 상기 신호제어부(13)의 제어신호(CWT)를 논리조합하여 제어준비신호()를 출력하는 제어준비신호출력부(12)로 구성한 것으로, 상기 신호제어부(13)는 프로셋단자(PR) 및 크리어단자(CLR)에 전압(Vcc)이 접속됨과 아울러 대기신호발생부(11)의 대기신호(WT)를 입력으로 하는 플립플롭(FF2)의 클럭(CK)에 준비신호()를 접속하고, 프리셋단자(PR) 및 크리어단자(CLR)에 전압(Vcc)이 접속됨과 아울러 비반전출력(Q)을 입력(D)으로 하는 플립플롭(FF1)의 클럭(CK)에 중앙처리장치의 클럭(CLK)을 접속하며, 크리어단자(CLR)에 전압(Vcc)이 접속됨과 아울러 상기 플립플롭(FF2)의 비반전출력(Q)이 프리셋단자(PR)에 접속된 플립플롭(FF3)의 입력(D)에 상기 대기신호발생부(11)의 대기신호(WT)를 접속함과 아울러 클럭(CK)에 상기 플립플롭(FF1)의 비반전출력(Q)을 접속하여 상기 플립플롭(FF3)의 비반전출력(Q)에서 제어신호(CWT)가 출력하도록 구성하고, 상기 제어준비신호출력(12)는 대기신호발생부(11)의 대기신호(WT)와 시스템의 준비신호()를 오아링한 오아게이트(OR11)의 출력이 한쪽단자에 접속한 앤드게이트(AN11)의 타측단자에 신호제어부(13)의 제어신호(CWT)를 접속하여 상기 앤드게이트(AN11)에서 제어준비신호()가 출력하게 구성한다.

상기 플립플롭(FF1-FF3)은 프리셋단자(PR)와 크리어단자(CLR)를 갖는 D플립플롭으로서 클럭(CK)이 고전위가 될 때 입력(D)을 비반전 출력(Q)으로 출력한다.

이와같이 구성한 본 고안 시스템의 신호제어회로의 작용 및 효과를 제3도 본 고안 각부의 신호파형도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 클럭(CLK)이 제3a도와 같이 입력하는 플립플롭(FF1)은 상기 클럭(CLK)이 고전위가될 때 입력(D)이 출력하고 다음번 클럭(CLK)의 상승시 비반전출력()을 입력(D)을 통해 출력시키므로 상기 플립플롭(FF1)은 제3b도와 같이 2분주한 클럭(CLK2)을 발생시킨다.

즉, 중앙처리장치의 클럭(CLK)이 50㎒이면 상기 플립플롭(FF1)은 출력신호(CLK2)를 25㎒로 하여 출력한다.

이때, 제3도의 T₁구간에서 같이 대기신호발생부(11)의 대기신호(WT)가 저전위이고, 시스템의 준비신호()가 고전위가 되면 저전위가 입력된 플립플롭(FF2)은 저전위를 플립플롭(FF3)의 프리셋단자에 출력하므로, 프리셋단자(PR)에 저전위가 인가됨과 아울러 크리어단자(CLR)에 고전위가 인가된 플립플롭(FF3)은 입력(D)과 클럭(CK)에 관계없이 비반전출력(Q3)을 고전위 상태로 한다.

즉, 신호제업(13)는 고전위를 출력하므로 제어준비신호출력부(12)의 앤드게이트(AN11)는 오아게이트(OR11)의 출력 레벨에 따라 변화한다.

따라서, 대기신호발생부(11)의 대기신호(WT)가 저전위이고 시스템의 준비신호()가 고전위이므로 제어준비신호출력부(12)는 시스템의 준비신호()를 통과시켜 고전위인 제어준비신호()를 출력한다. 이때, 대기신호 발생부(110의 대기 신호(WT)가 고전위가 되는 제3도의 T₂구간에서 시스템의 준비 신호()는 고전위 상태를 유지하므로 플립플롭(FF2)의 출력(Q)은 저전위 상태를 유지하여 플립플롭(FF3)은 제어신호(CWT)를 고전위 상태로 출력한다. 따라서 제어준비신호출력부(12)는 고전위인 상기 시스템의 준비 신호()를 통과시켜 제어준비신호()를 고전위 상태로 유지한다.

한편, 대기신호발생부(11)의 웨이트신호(WT)가 고전위이고 제3도의 T₄구간에서와 같이 시스템의 준비신호()가 고전위로 액티브되면 플립플롭(FF2)의 출력(Q)은 고전위가 되어 플립플롭(FF3)의 프리셋단자(PR)에는 고전위가 인가한다.

이때, 입력(D)이 고전위인 플립플롭(FF3)의 클럭(CK)에 플립플롭(FF1)의 출력클럭(CLK2)이 상승하면 상기 플립플롭(FF3)의 비반전출력(Q)이 고전위가 되어 신호제어부(13)의 제어신호(CWT)는 고전위로 출력한다.

따라서, 고전위인 대기신호발생부(11)의 대기신호(WT) 및 시스템의 준비신호()를 인가받아 오아게이트(OR11)는 고전위를 출력하므로 앤드케이트(AN11)가 고전위를 출력하여 제어준비신호출력부(12)는 고전위인 제어준비신호()를 출력한다.

이때, 대기신호발생부(11)의 대기신호(WT)가 저전위가 되고 제3도의 T₅구간에서와 같이 시스템의 준비신호()가 고전위를 유지하면 플립플롭(FF2)의 출력(Q)은 고전위를 유지하고 플립플롭(FF2)의 출력(Q)은 플립플롭(FF1)의 출력클럭(CLK2)이 상승할 때 저전위로 바뀌어 출력한다.

따라서, 신호제어부(13)의 제어신호(CWT)가 저전위로 입력된 제어준비신호출력부(12)가 저전위인 제어준비신호()를 출력하여 중앙처리장치의 대기상태(WAIT)가 풀리게 된다.

한편, 중앙처리장치가 대기 상태로 다시 되기 위해서는 제3도의 T₆구간에서와 같이 시스템의 대기신호()의 상태를 점검하게 되고, 제3c,d도에 도시한 바와같이 대기신호발생부(11)의 대기신호(WT)가 저전위인 상태에서 시스템의 준비신호()가 저전위로 인액티브되면 오아게이트(OR11)는 저전위를 출력하므로 제어준비신호출력부(12)의 제어준비신호()는 저전위로 출력한다.

이때, 시스템의 준비신호()가 고전위로 되면 플립플롭(FF2)은 저전위를 출력하므로, 프리셋단자(PR)에 저전위가 인가된 플립플롭(FF3)은 출력(Q)을 고전위 상태로 하므로 신호제어부(13)의 제어신호(CWT)는 고전위로 앤드게이트(AN11)의 한쪽단자에 출력한다.

따라서, 고전위인 시스템의 준비신호()가 인가된 오아게이트(OR11)는 고전위를 출력하므로 양 입력에 고전위가 인가된 앤드게이트(AN11)가 고전위를 출력하여 제어준비신호출력부(12)는 고전위인 제어준비신호()를 출력한다.

이와같은 본 고안의 동작과정을 간략히 설명하면, 시스템의 준비신호()가 고전위인 상태에서는 대기신호발생부(11)의 대기신호(WT)에 상관없이 제어준비신호출력부(12)의 제어준비신호()는 고전위 상태가 되어 중앙처리장치를 대기상태(WAIT)로 하고, 대기신호발생부(11)의 대기신호(WT)가 고전위 상태에서 시스템의 준비신호()가 액티브되면 상기 대기신호(WT)가 저전위로될 때 제어준비신호출력부(12)의 제어준비신호()가 저전위가 되어 중앙처리장치를 대기상태(WAIT)에서 해제한다.

한편, 시스템의 준비신호()가 액티브되어 제어준비신호출력부(12)의 제어준비신호()가 고전위가 되면 중앙처리장치는 다시 대기상태(WAIT)로 되는 동작을 반복한다.

따라서, 대기신호발생부(11)를 삽입함으로써 시스템의 준비신호()와 대기신호발생부(11)의 대기신호(WT)가 복합적으로 동작한다.

이와같은 본 고안 시스템의 신호제어회로는 외부삽입회로 즉, 대기신호발생부의 대기신호를 중앙처리장치의 클럭에 맞춤으로써 마이크로 프로세서를 응용한 시스템의 준비신호를 제어하여 복합적인 시스템을 형성함으로써 각 회로에 이동기로 발생하는 대기신호를 하나의 시스템이 처리할 수 있는 효과가 있다.

Claims (3)

1. 대기신호(WT)를 발생시켜 중앙처리장치의 대기상태를 요구하는 대기신호발생부(11)와, 이 대기신호발생부(11)의 대기신호(WT)를 시스템의 준비신호()와 중앙처리장치의 클럭(CLK)에 따라 제어신호(CWT)로 출력하는 신호제어부(13)와, 이 신호제어부(13)의 제어신호에 따라 상기 대기신호발생부(11)의 대기신호(WT)와 시스템의 준비신호()를 제어준비신호(RDY)로 출력하는 제어준비신호출력부(12)로 구성한 것을 특징으로 하는 시스템의 신호제어회로.
2. 제1항에 있어서, 제어준비신호출력부(12)는 대기신호발생부(11)의 대기신호(WT)와 시스템의 준비신호()를 오아링하는 오아게이트(OR11)의 출력이 한쪽단자에 접속된 앤드게이트(AN11)의 타측단자에 신호제어부(13)의 제어신호(CWT)를 접속하여 논리 조합한 제어준비신호(RDY)를 출력하도록 구성한 것을 특징으로 하는 시스템의 신호제어회로.
3. 제1항에 있어서, 제어준비신호출력부(13)는 전압(Vcc)이 프리셋단자(PR) 및 크리어단자(CLR)에 접속된 플립플롭(FF2)의 입력(D)에 대기신호발생부(11)의 대기신호(WT)를 접속함과 아울러 클럭(CK)에 시스템의 준비신호()를 접속하고, 전압(Vcc)이 프리셋단자(PR) 및 크리어단자(CLR)에 접속됨과 아울러 비반전출력()이 입력(D)에 접속된 플립플롭(FF1)의 클럭(CK)에 중앙처리장치의 클럭(CLK)을 접속하며, 크리어단자(CLR)에 전압(Vcc)이 접속됨과 아울러 입력(D)에 상기 대기신호발생부(11)의 대기신호(WT)가 접속된 플립플롭(FF3)의 프리셋단자(PR)에 상기 플립플롭(FF2)의 비반전출력(Q)을 접속함과 아울러, 클럭(CK)에 상기 플립플롭(FF1)의 비반전출력(Q)을 접속하여, 상기 플립플롭(FF3)의 비반전출력(Q)으로 제어신호(CWT)가 출력하도록 구성한 것을 특징으로 하는 시스템의 신호제어회로.