KR940002863B1 - 집적 회로내에 내장된 스텝-다운 회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술의 스텝-다운(Step-down)회로의 배치를 도시한 회로도.
제2도는 외부 전력 전압의 전압 레벨에 의해 종래 기술의 스텝-다운 회로내에 이용된 기준 신호의 전압 레벨을 도시한 그라프도.
제3도는 본 발명에 따르는 스텝-다운 회로로 대규모 직접 회로의 배치를 도시한 그라프도.
제4도는 제3도에 도시된 제어 회로의 출력 특성을 도시한 그라프도.
제5도는 본 발명에 따른 다른 스텝-다운 회로내에 내장된 모니터링 유니트의 배치를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
12 : 스텝-다운 회로 12a,12b : 전압 조절 유니트
12c : 기중 신호 발생 유니트 12d : 모니터링 유니트
21a : 분압기
본 발명은 대규모 집적 회로에 관한 것으로서, 특히 대규모 집적 회로내에 내장된 스텝-다운 회로에 관한 것이다.
반도체 제조업자는 단일 반도체 칩상에 집적된 콘포넌트 트랜지스터를 소형화할려고 노력해 왔으며, 큰 집적 회로는 0.5마이크론 정도의 채널 길이를 가진 매우 작은 전계효과 트랜지스터로부터 제조된다. 패널 길이가 짧을수록, 게이트 산화막은 더욱 엷어진다. 매우 엷은 게이트 산화막은 전력 전압 레벨로 손상되기가 매우 쉽고 대규모 집적은 신뢰도가 낮게 된다.
신뢰도를 높이는 방법의 하나는 외부 전력 전압 보다 낮은 내부 전력 전압을 발생시키는 스텝-다운 유니트를 제공하고, 제1도는 대규모 집적 회로내에 집적된 통상적인 예의 스텝-다운 유니트를 도시한 것이다.
종래의 스텝-다운 회로는 주로 기준 신호 발생 유니트(1)와, 제1및 2전압 조절 유니트(2 및 3)를 포함한다. 외부 전력 전압 Vext은 제1및 2전압 조절 유니트(2및3)에 공급되고, 외부 전력 저압 Vext은 종래 스텝-다운 유니트로 설치된 대규모 집적 회로에 의해 3볼트 내지 7볼트의 범위에 있다. 기준 신호 발생 유니트(1)는 기준 신호 REF를 발생시키고, 기준 신호 REF는 다음 단락에서 기술되는 바와같이 항상 전압 레벨내에서 일정하다. 일정한 전압 레벨은 콤프넌트 전계 효과 트랜지스터의 엷은 게이트 산화막의 두께에 의존하고, 엷은 게이트 산화막은 매우 손상시키는 임계 레벨 Vc로 조정된다. 일정한 전압 레벨은 통상적으로 3.3볼트 및 4볼트 사이에 있다. 기존 신호 발생 유니트(1)의 전력 소모는 제1및 2전력 조절회로(2및3)에 대해 무시할 수 있다.
제2도는 외부 전력 전압 Vext에 의한 기준 신호 REF를 도시한 것이며, 플롯 A는 REF를 나타낸다. 점선은 선형적으로 상승하는 외부 전압 레벨 Vext을 나타낸다. 점선은 선형적으로 상승하는 외부 전압 레벨 Vext을 나타낸다. 기준신호 REF의 전압 레벨은 외부 전력 전압 Vext이 임계 레벨 Vc보다 더욱 낮은 한 외부 전력 전압 레벨 Vext과 함께 상승된다. 그러나, 외부 전력 저압 Vext이 임계 레벨 Vc에 근접하여 상승할 경우, 플롯 A는 점선으로부터 점차 분리된다. 외부 전력 전압 레벨 Vext이 임께 레벨 Vc을 초과할시에, 기준 신호 REF는 임계 레벨 Vc에서 포화된다.
제1도에서,제1전압 조절 회로 (2)는 P-채널형 전계 효과 트랜지스터 Qp1 및 Qp2 두 직렬 조합부, 외부 전력 전압 Vext의 소스와 공통 노드 N1 사이에서 병렬로 결합된 n-채널형 전계 효과 트랜지스터 Qn3 및 Qn4와, 공통 노드 N1 및 접지노드 사이에 결합된 n-채널형 전계 효과 트랜지스터Qn5를 가진 전류 미러 증폭기를 포함한다. 기준 신호 REF는 n-채널형 전계 효과 트랜지스터 Qn3의 게이트 전극에 공급되고, 내부 전력 공급 라인 INT은 n-채널형 전계 효과 트랜지스터 Qn4의 게이트 전극에 결합된다. 내부 전력 공급라인 INT은 각 엷은 게이트 산화막을 가진 콤포넌트 전계 효과 트랜지스터로 내부 전력 전압 Vint을 분재한다. 전계 효과 트랜지스터 Qp2및 Qn4의 공통 드레인 노드 N2는 P-채널형 전계 효과 트랜지스터 Qp1및 Qp2의 게이트 자국에 결합되며, 전계 효과 트랜지스터 Qp1및 Qn3의 공통 드레인 노드 N3는 외부 전력 전압 Vext의 소스 및 내부 전력 공급 라인 INT 사이에 결합된 P-채널형 전계 효과 트랜지스터 Qp6의 게이트 전극에 결합된다. 제1전력 전압 조절 유니트(2)의 모든 전계 효과 트랜지스터 Qp1 및 Qp6는 외부 전력 전압 Vext에 견디기에 충분한 게이트 산화막 두께를 가지고 있다.
이와 같이 배치된 제1전압 조절 유니트 (2)는 내부 전력 전압 Vint을 조절한다. 상세히 설명하자면, n-채널형 전계 효과 트랜지스터 Qn5의 게이트 전극이 외부 전력 전압 vint으로 공급되므로, n-채널형 전계효과 트랜지스터 Qn5는 전류가 항상 그를 통과하게 한다. 외부 전압 vext의 소스로부터의 전류는 내부 전력 전압 Vint이 기준 신호 REF의 임계 레벨 Vc과 균형을 이루는 한 제각기 P-채널형 전계 효과 트랜지스터 Qp1 및 Qp2를 통과하는 두 브랜치(branch)전류로 고르게 분할한다. P-채널형 전계 효과 트랜지스터 Qp1는 브랜치 전류에 대한 저항을 제공하고, 공통 드레인 노드 N3에서의 전압 레벨은 P-채널형 전계 효과 트랜지스터 Qp1는 브랜치 전류에 대한 저항을 제공하고, 공통 드레인 노드 N3에서의 전압 레벨은 P-채널형 전계효과 트랜지스터 Qp1의 임계 레벨 Vth에 의해 외부 전압 레벨 Vint보다 낮다.
내부 전력 전압 Vint의 소모량이 증가될 경우, 내부 전력 전압 레벨 Vint은 쇠퇴하여, n-채널형 전계효과 트랜지스터 Qn4는 채널 도전성을 감소시킨다. 이는 공통 드레인 노드 N2에서의 전압 레벨이 상승하고, 두 P-채널형 전계 효과 트랜지스터 Qp1 및 Qp2가 각 채널 도전성을 감소시키게 한다. P-채널형 전계 효과 트랜지스터 Qp1 및 Qp2는 제각기 브랜치 전류를 제한하고, 공통 드레인 노드 N3에서의 전압 레벨은 쇠퇴한다.
이와 같이 쇠퇴된 공통 드레인 노드 N3에서의 전압 레벨은 P-채널형 전계 효과 트랜지스터 Qp6의 게이트 전극으로 릴레이되고, P-채널형 전계 효과 트랜지스터 Qp6가 내부전력 전압 라인 INT로 전류를 공급하게 한다. 내부 전력 전압 레벨 Vint은 그때 기준 신호 REF의 전압 레벨과 균형을 이룬 앞선 레벨로 복원된다.
내부 전력 전압 Vint의 소모가 감소되어, 내부 전력 전압 레벨 Vint이 상승할 경우, n-채널형 전게 효과 트랜지스터 Qn4는 채널 도전성을 증가시키고, 공통 드레인 노드 N2에서의 전압 레벨은 쇠퇴한다. 이와같이 쇠퇴된 공통 드레인 노드 N2에서의 전압 레벨은 P-채널형 전계 효과 트랜지스터 Qp1 및 Qp2가 채널 도전성 및 브랜치 전류를 증가시키게 한다. 이는 공통 드레인 노드 N3에서의 전압 레벨이 상승하고, P-채널형 전계 효과 트랜지스터 Qp6가 내부 전력 전압 라인 INT에 대한 전류를 감소시킨다. 그때, 내부 전력 전압 레벨 Vint은 기준 신호 REF의 전압 레벨 Vc과 균형을 이룬 앞선 레벨로 쇠퇴된다.
제2전압 조절 유니트(3)는 n-채널형 전계효과 트랜지스터 Qp12 및 P-채널형 전계 효과 트랜지스터 Qp13를 제외하고 제1전압 조절 유니트(2)와 유사하게 회로 배치된다. 참조 기호 Qp7, Qp8, Qp9, Qp10, Qp11는 제각기 전계 효과 트랜지스터 Qp1 내지 Qp6에 대응하는 콤퍼넌트 전계 효과 트랜지스터를 나타내며, 노드 N4 내지 N6는 제각기 노드 N1 내지 N3에 대응한다. 모든 콤포넌트 전계 효과 트랜지스터 Qp7내지 Qp13는 외부 전력 전압 레벨 Vext에 잘 견딘다. n-채널형 전계 효과 트랜지스터 Qp12 공통 노드 N4 및 접지 노드 사이에 결합되고, 그의 게이트 전극에서 침 선택 신호 CS로 공급되며, P-채널형 전계 효과 트랜지스터 Qp13는 외부 전력 전압 Vext의 소스와 공통 드레인 노드 N6 사이에 결합되고, 칩 선택신호 CS에 의해 게이트된다.
칩 선택 신호 CS가 외부 전력 전압 레벨 Vext 만큼 높은 활성 고전압 레벨로 진행할 경우 n-채널형 전계 효과 트랜지스터 Qp12는 턴온되고, P-채널형 전계 효과 트랜지스터 Qp13는 턴 오프한다. 그때. 제2전압 전계 조절 유니트(3)는 제1전압 조절 유니트(2)와 유사하게 작용한다. 그러나, 칩 선택 신호 CS가 불활성 저전압 레벨내에 있을 경우, n-채널형 전계 효과 트랜지스터 Qn12는 전계 효과 트랜지스터 Qp7내지 Qn10로 구성된 잔류 미러 증폭기를 점점 활성화를 약화시키도록 턴 오프한다. 저전압 레벨의 칩 선택 신호 CS는 P-채널형 전계 효과 트랜지스터 Qp13가 외부 전력 전압 레벨 Vext은 P-채널형 전계 효과 트랜지스터 Qp11의 게이트 전극에 공급하도록 턴온하게 한다. 외부 전력 전압 레벨 Vext로, P-채널형 전계 효과 트랜지시트 Qp11는 턴오프되고, 제2전압 조절 유니트(3)는 저전압 레벨의 칩 선택 신호 CS로만 점점 활성화가 약화된다.
따라서, 제1전압 조절 유니트(2)만은 선택되지 않은 상태 또는 대기 모드에서 전압 조절하지만, 제1 및 2전압 조절 유니트(2및 3)모두는 선택된 상태 또는 활성 모드로 기준 신호 REF의 전압 레벨로 내부 전력 전압 레벨 Vint을 조절한다. 제1전압 조절 유니트(2) 의 콤포넌트 트랜지스터 Qp1 내지 Qp6는 제2전압 조절 유니트(3)의 것보다 크기가 작으며, 이런 이유로, 선택되지 않은 상태의 전력 소모는 비교적 작다. 그러나, 선택된 상태의 내부 전력 공급은 대규모 집적 회로의 기능을 지지하게에 충분히 크다.
대기 모드에서의 전력 소모는 어느 내부 스텝-다운 회로없이 대규모 회로 보다 오히려 증가되는 문제가 있다. 상세히 설명하자면, 제1도에 도시된 대규모 집적회로가 활성 모드에 있을시에, 대규모 집적 회로의 전력 소모는 제1및 2전압 조절 유니트(2및 3)의 전력 소모와, 내부 전력 전압 라인 INT에 결합된 내부 회로의 전력 소모의 합산으로 추정된다. 대규모 집적 회로가 어느 스텝-다운 회로로 설치되지 않을 경우, 제1 및 2전압 조절 유니트(2 및 3)의 전력 소모는 전체 전력 소모로부터 제거된다. 그러나 제1및2전압 조절 유니트(2 및 3)의 전력 소모는 활성모드에서의 내부 회로의 전력 소모보다 많이 작으며, 제1도에 도시된 대규모 집적 회로의 전체 전력 소모는 어느 스텝-다운 회로없이 대규모 집적 회로의 것 만큼 크다.
한편으로, 제1도에 도시된 대규모 집적회로가 대기 모드로 진행할 경우, 전체 전력 소모는 제1전압 조절 유니트(2)의 전력 소모와 내부 회로의 전력 소모의 합산으로 추정된다. 메모리 셀 어레이와 같은 내부 회로는 활성 모드에서의 것보다 많은 전류를 소모시키고, 제1전압 조절 유니트(2)의 전력 소모는 무시될 수 없다. 대규모 집적회로가 스텝-다운 회로로 설치되지 않을 경우, 대기 모드에서의 전력 소모는 내부 회로의 것만큼 작다.
전술된 바와 같이, 제1전압 조절 유니트(2)의 전력 소모는 전체 전력 소모에 비추어 대기 모드에서 무시될 수 없으며, 이런 이유로 스텝-다운 회로로 설치된 대규모 집적 회로는 전력 소모가 크게 된다.
따라서, 본 발명의 중요한 목적한 대기 모드에서 집적 회로의 전력 소모를 줄인 스텝-다운 회로를 제공하는 것이다.
이런 목적을 성취하기 위하여, 본 발명은 외부 전력 전압이 예정된 레벨로 낮아질 시에 제1전압 조절 유니트를 디스에이블시키도록 제안한 것이다.
본 발명에 따르면, 외부 전력 전압으로 부터 내부 전력 전압을 발생시키기 위해 집적 회로에 내장된 스텝-다운 회로가 제공되며, 동작의 활성 모드 및 대기 모드에 선택적으로 진행하는 상기 집적 회로는, 내부 전력 전압에 대한 타켓레벨을 나타내는 기준 신호를 발생시키는 기준 신호 발생 유니트, 타켓 레벨로 내부 전력 전압을 조절하는 제1 및 제2전압 조절 유니트로서, 상기 제1 및 2전압 조절 유니트는 집적 회로가 동작 활성모드에 진행할시에 인에이블되고, 제2전압 조절 유니트는 동작의 대기 모드에서 디스에이블 되는 제1 및 2전압 조절 유니트와, 외부 전력 전압이 동작의 대기 모드에서 예정된 전압 레벨을 초과할시에 전력 전압의 전압 레벨을 모니터하고, 인에이블 신호를 발생시키는 모니터링 유니트를 포함하며, 제1전압 조절 유니트는 동작의 대기 모드에서 인에이블 신호에 직면하여 인에블된다.
이하, 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
제3도에서, 본 발명의 실시한 스텝-다운 회로로 설치된 대규모 집적 회로는 단일 반도체 칩(11)상에 제조된다. 대규모 집적 회로는 스텝-다운 회로(12) 및 메모리 셀어레이(13a)를 포함한 내부 회로로부터 제조된다. 대규모 집적회로는 외부 전력 전압 Vext 및 다수의 외부 제어 신호로 설치되고, 한 외부 제어 신호는 칩 선택 신호 CS이다. 칩 선택 신호 CS만이 스텝-다운 회로(12)에 직접 관계하므로, 다른 외부 제어 신호는 도면에 도시되지 않는다. 스텝-다운 회로 (12)는 외부 전력 전압 Vext으로 공급되고, 내부 전력 전압 라인 INT을 통해 어떤 내부 회로(13)로 분배되는 내부 전력 전압 Vint을 발생시킨다.
스텝-다운 회로(12)는 주로 제1및 2전압 조절 유니트(12a 및 12b), 기준 신호 발생 유니트(12c) 및, 모니터링 유니트 (12d)를 포함한다. 외부 전력 전압 Vext이 제1 및 2전압 조절 유니트(12a 및 12b), 기준 신호 발생 유니트(12c) 및 모니터링 유니트(12d)에 공급되고, 이런 유니트(12a 및 12b)의 콤포넌트 소자는 외부 전력 전압 Vext에 견디기에 충분히 두꺼운 각 게이트 절연 막을 갖고 있다. 제2전압 조절 유니트(12b) 및 기준 신호 발생 유니트(12c)는 제2전압 조절 유니트(3) 및 기준 신호 발생 유니트(1)와 유사하게 배치되어, 간략히 하기 위해 상세한 기술은 생략된다.
모니터링 뉴니트(12d)는 외부 전력 Vext와 소스와 접지 노드 사이에 결합된 분압기(12da), 외부 전력 전압 Vext의 소스와 접지 노드 사이에 결합된 분압기(12db), NoR게이트(12dc)와, 반전 회로(12dd)를 포함한다. 분압기(12da)는 저항 R11 및 R12의 직렬 조합으로 구현되고, 제어 전압 CNT11은 노드 N11에서 발생한다. 전압 검출기 (12bd)는 P-채널형 전계 효과 트랜지스터 Qp21 및 저항 R13의 직렬 조합으로 구현되고, P-채널형 전계 효과 트랜지스터 Qp21가 제어 전압 CNT11에 의해 턴온 및 턴오프하도록 제어 전압 CNT11에 응답한다. 모니터링 신호는 P-채널형 전계 효과 트랜지스터 Qp21의 드레인에게 발생한다.
저항 R11 및 R12이 매우 높은 저항이므로, 그를 통과한 전류는 무시할 수 있다. 이런 경우에, 저항 R11 및 R12의 아래식을 만족한다.
r12/(r11+r12)=3-｜Vtp｜/3 ........................................식(1)
여기서 r11 및 r12은 제각기 저항 R11 및 R12의 저항이고, Vtp는 P-채널형 전계 효과 트랜지스터 Qp21의 임계 레벨이다. 식(1)의 좌측은 노드 N11에서의 제어 전압 CNT11을 나타낸다. 외부 전력 저압 Vext이 3볼트 보다 높지 않을 경우, 소스 노드와, P-채널형 전계효과 트랜지스터 Qp21의 게이트 전극 사이의 차 전압은 임계 레벨 ｜Vtp｜을 초과하지 않으며, P-채널형 전계 효과 트랜지스터 Qp21은 오프된 상태에 있다.
상세히 설명하자면, 칩 선택 신호 CS가 활성적인 고전압 레벨 상태에 있을 동안, NoR 게이트(12dc)는 제어 전압 CNT11과 무관한 저레벨의 상보적인 인에이블 신호 CNEB와 모니터링 신호를 발생시키며, 반전회로(12dd)는 활성 고레벨의 인에이블 신호 ENB를 발생시킨다.
그러나 칩 선택 신호 CS가 불활성 저레벨로 하향 진행할 경우, NoR 게이트는 모니터링 신호에 응답한다. 제어 전압 CNT11이 예정된 레벨을 초과할 경우, P-채널형 전계 효과 트랜지스터 Qp21는 턴온하고, 고레벨의 모니터링 신호는 NoR 게이트(12dc)기 저레벨의 상보적인 인에이블 신호 ENB를 발생시키게한다. 그래서, 인에이블 신호 ENB를 활성 고레벨 상태에 있다.
한편으로, 외부 전압 레벨 Vext이 약 3볼트와 크거나 작을 경우, P-채널형 전계 효과 트랜지스터 Qp21는 턴오프하며, 그 이유는 소스 노드와 게이트 전극 사이의 차 전압이 그의 임계 레벨 Vtp보다 작게 되기 때문이다. 그때 NoR 게아트(12dc)는 그의 출력을 불활성 고레벨로 시프트 하고, 어느 인이에블 신호는 반전 회로의 출력 노드에서 발생하지 않는다.
따라서, 분압기 (12da)는 전압 검출기(12db)와 협력하여, 외부 전력 전압 Vext의 레벨을 모니터한다. 제4도는 외부 전력 전압 Vext의 소스와 노드 N11 사이의 차 전압을 나타낸 것이다. 차 전압은 외부 전력 전압 레벨 Vext과 함께 감소되고, 모니터링 유니트(12d)는 외부 전력 전압 Vext의 약 3볼트를 초과할시에 인에이블 신호 ENB를 발생시킨다.
제1전압 조절 유니트(12a)는 P-채널형 제1전계 효과 트랜지스터 Qp22 및, 외부 전력 전압 Vext의 소스와 공통 노드 N12사이에 결합된 n-채널형 제2전계 효과 트랜지스터 Qn23이 직렬 조합부, P-채널형 제3전계 효과 트랜지스터 Qp24 및, 외부 전력 전압 Vext의 소스와 공통 노드 N12 사이에 결합된 n-채널형 제4전계 효과 트랜지스터 Qn25의 직렬 조합부, 공통 노드 N12와 접지 노드 사이에 결합된 n-채널형 제5전계 효과 트랜지스터 Qn26와, P-채널형 제1 및 3전계 효과 트랜지스터 Qn22 및 Qp24의 게이트 전극과 외부 전력 전압 Vext의 소스 사이에 결합된 P-채널현 제6전계 효과 트랜지스터 Qp27를 가진 전류 미러 증폭기를 포함한다. 기준 신호 REF는 n-채널형 제2전계 효과 트랜지스터 Qn23의 게이트 전극에 공급되고, n-채널형 제4전계 효과 트랜지스터 Qn25의 게이트 전극은 내부 전력 전압 라인 INT에 결합된다. P-채널형 제1 및 3전계 효과 트랜지스터 Qp22 및 Qp24의 게이트 전극은 전계 효과 트랜지스터 Qp24 및 Qp25의 공통 드레인 노드 N13에 결합되고, 인에이블 신호 ENB는 n-채널형 제5전계 효과 트랜지스터 Qn26의 게이트 전극 및 P-채널형 제6전계 효과 트랜지스터 Qp27의 게이트 전극에 공급된다.
제1전압 조절 유니트(12a)는 또한 공통 드레인 노드 N14와 접지 노드 사이에 결합된 n-패널형 제7전계 효과 트랜지스터 Qn28 및, 외부 전력 전압 Vext의 소스와 내부 전력 전압 라인 INT사이에 결합된 P-채널형 제8전계 효과 트랜지스터 Qp29를 포함하여, 제8전계 효과 트랜지스터 Qp29는 공통 드레인 노드 N14에서의 전압 레벨에 의해 채널 도전성을 변화시킨다. 상보적인 인에이블 신호 CENB는 n-채널형 제7전계 효과 트랜지스터의 게이트 전극에 공급되고, n-채널형 제7전계 효과 트랜지스터 Qn28는 P-채널형 전계 효과 트랜지스터 Qp29가 강제로 턴온하게 한다.
아래에서 회로 동작에 대해 기술된다. 칩 선택 신호 CS가 활성 고레벨 상태에 있을 경우, 제2전압 조절 유니트(12b)는 종래 스텝-다운 회로와 유사하게 내부 전력 전압 Vext을 조절한다. 고레벨의 인에이블 신호는 고레벨의 칩 선택 신호 CS에 직면하여 외부 전력 전압 Vext에 무관하게 발생되고, 제1전압 조절 유니트(12a)는 또한 내부 전력 전압 Vint을 조절한다. 즉, 인에이블 신호 ENB는 n-채널형 제5전계 효과 트랜지스터 Qn26가 턴온하게 하고, P-채널형 제6전계 효과 트랜지스터 Qp27는 턴 오프하게 한다. 저레벨이 상보적인 인에이블 신호 CENB는 n-채널형 제7전계 효과 트랜지스터 Qn28를 오프하게 하고, P-채널형 제8전계 효과 트랜지스터 Qp29는 공통 드레인 노드 N14의 전압 레벨에 응답한다. 상세히 설명하자면, 외부 전력 전업 소스 Vext로 부터의 전류는 내부 전력 전압 Vint이 기준 신호 REF의 전압 레벨 Vc과 균형을 이루는 한 제각기 P-채널형 전계 효과 트랜지스터 Qp1 및 Qp2를 통과하는 두 브랜치 전류로 고르게 스플릿트한다. P- 채널형 제1전계 효과 트랜지스터 Qp22는 브랜치 전류에 대한 저항을 제공하고, 공통 드레인 노드 N14에서의 전압 레벨은 P-채널형 전계 효과 트랜지스터 Qp1의 임계 레벨 Vth에 의해 외부 전압 레벨 Vext보다 낮다.
내부 전력 전압 Vint의 소모량이 증가될 경우, 내부 전압 레벨 Vint은 쇠퇴되어, n-채널형 제4전계 효과 트랜지스터 Qn25는 채널 도전성을 감소 시킨다. 이는 공통 드레인 노드 N13에서의 전압 레벨이 상승하고, 2개의 P-채널형 제1 및 3전계 효과 트랜지스터 Qp22 및 Qp24가 제각기 채널 도전성을 감소시킨다. P-채널형 제1전계 효과 트랜지스터 Qp22 및 Qp24는 제각기 브랜치 전류를 제한하고, 공통 드레인 노드 N14에서의 전압 레벨은 P-채널형 제8전계 효과 트랜지스터 Qp29의 게이트 전극으로 릴레이되고, P-채널형 제8전계 효과 트랜지스터 Qp29가 내부 전력 전압 라인 INT에 전류 공급하게 한다. 내부 전력 전압 레벨 Vint은 그때 기준 신호 REF 의 전압 레벨과 균형을 이룬 앞선 레벨로 복원된다.
내부 전력 전압 Vint의 소모량이 감소되어, 내부 전력 전압 레벨 Vint이 상승할 경우, n-채널형 제4전계 효과 트랜지스터 Qn25의 채널 도전성을 증가시키고, 공통 드레인 노드 N13에서의 전압 레벨을 쇠퇴된다. 이와 같이 쇠퇴된 공통 드레인 노드 N13에서의 전압 레벨은 P-채널형 제1 및 제3전계 효과 트랜지스터 Qp22 및 Qp24가 채널 도전성을 상승시켜, 브랜치 전류가 상승된다. 이는 공통 드레인 노드 N14에서의 전압 레벨이 상승하고, P-채널형 제8전계 효과 트랜지스터 Qp29가 내부 전력 전압 라인 INT에 대한 전류를 감소시킨다. 그때 내부 전력 전압 레벨 Vint은 기준 신호 REF의 전압 레벨과 균형을 이룬 앞선 레벨로 쇠퇴한다. 대규모 집적 회로의 전체 전력 소모량은 종래 대규모 집적 회로의 전체 전력 소모량과 거의 같다.
칩 선택 신호 CS가 불활성 저레벨로 하향 진행할 경우, 제2전압 조절 유니트(12b)는 점점 활성화가 약해진다. 그러나, 제1전압 조절 유니트(12a)는 외부 전력 전압 Vext이 예정된 레벨을 초과하는 한 고레벨의 인에이블 신호 ENB로 여전히 활성화된다. 제1전압 조절 유니트(12a)의 동작은 고레벨의 칩 선택 신호에 직면한 것과 유사하다. 전체 전력 소모량은 종래 기술의 것과 대략 같다.
외부 전력 전압 Vext이 예정된 레벨에 도달하여 점점 낮아질 경우, 반전 회로(12dd)의 출력 노드는 불활성 저레벨로 시프트되고, n-채널형 제5전계 효과 트랜지스터 Qn26는 턴 오프한다. 불활성 저 레벨의 출력 노드는 P-채널형 제6전계 효과 트랜지스터 Qp27가 턴 온하게 하며, 이는 p-채널형 제1 및 3전계효과 트랜지스터Qp22 및 Qp24는 강제로 턴 오프하게 한다. 따라서, 전류미러 증폭기는 접지 노드 뿐만 아니라 외부 전력 전압 Vext의 소스로부터 차단된다. NoR 게이트(12dc)의 그의 출력 노드를 불활성 고레벨로 시프트하고, n-채널형 제7전계 효과 트랜지스터 Qn28는 강제로 턴온한다. 이는 p-채널형 제8전계 효과 트랜지스터 Qp29가 강제로 턴온시켜 외부 전력 전압을 내부 전력 전압 라인 INT 에 공급시킨다. 외부 전력 전압 Vext의 소스는 P-채널형 제8전계 효과 트랜지스터 Qp29를 통해 전류를 메모리 셀 어레이(13a)와 같은 내부 회로에 공급한다. 외부 전력 전압 Vext은 내부 회로의 콤포넌트 트랜지스터를 매우 손상시키는데, 그 이유는 외부 전력 전압 Vext이 동시에 콤포넌트 트랜지스터에 인가되지 않기 때문이다.
따라서, 전류 미러 증폭기를 통해 전류가 흐르지 않고, 내부 회로(13)만이 전기 전류를 소모시킨다. 전체 전력 소모량은 확실히 감소된다.
제5도에서, 다른 스텝-다운 회로내에 내장된 모니터링 유니트(21)가 설명된다. 다른 콤포넌트 유니트(12a), (12b) 및 (12c)는 또한 다른 스텝-다운 회로내에 포함된다. 모니터링 유니트(21)는 분압기(21a)를 제외하고 모니터링 유니트(12d)와 유사하며, 분압기(12a)만이 기술된다.
분압기(12a)는 외부 전력 저압 Vint의 소스와 접지 노드 사이에 결합된 n-채널형 효과 트랜지스터 Qn52와 P-채널형 전계 효과 트랜지스터 Qn51의 직렬 조합으로 구현된다. P-채널형 전계 효과 트랜지스터 Qp51의 게이트 전극은 점지 노드에 결합되고, 외부 전력 전압 Vext의 소스는 외부 전압 Vext을 n-채널형 전계 효과 트랜지스터 Qn52의 게이트 전극에 공급한다. 이와 같이 결합된 P-채널형 전계 효과 트랜지스터 Qp51 및 n-채널형 전계 효과 트랜지스터 Qn52는 저항 r11및 r12을 발생시키고, 식(1)을 만족시키도록 설계된다. 제2실시예의 회로 동작은 제1실시예의 회로 동작과 유사하여, 아래에 기술되지 않는다.
본 발명의 특정 실시예가 도시되고 기술되었지만, 본 분야의 숙련자에게는 본 발명의 정신 및 범주로 부터 벗어나지 않고 다양한 변형 및 수정이 가능하다.
Claims (1)
- 외부 저력 저압(Vext)으로부터 내부 전력 전압(Vint)을 발생시키기 위해 집적 회로에 내장된 스텝-다운 회로로서, 동작의 활성 모드 및 대기 모드에 선택적으로 진행하는 상기 집적 회로는, 내부 전력 전압에 대한 타켓 레벨을 나타내는 기준 신호(REF)를 발생시키는 기준 신호 발생 유니트(12c)와, 타켓 레벨로 내부 전력 전압을 조절하고, 집적 회로가 동작 활성 모두에 진행할시에 인에이블되며, 제2전압 조절 유니트가 동작의 대기 모드에서 디스에이블되는 제1 및 2전압 조절 유니트(12a 및 12b)를 포함하여 이루어지는 집적 회로내에 내장된 스텝-다운 회로에 있어서, 외부 전력 전압이 동작의 대기 모드에서 예정된 전압 레벨을 초과할 시에 전력 전압의 전압 레벨을 모니터하고, 인에이블 신호(ENB)를 발생시키는 모니터링 유니트(12d)를 포함하며, 상기 제1전압 조절 유니트는 동작의 대기 모드에서 인에이블 신호에 직면하여 인에이블되는 것을 특징으로 하는 집적 회로내에 내장된 스텝-다운회로.
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