KR940001462A - 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 게이트전극 형성방법에 관한 것으로, 반도체기판상에 게이트산화막을 개재한 불순물이 도우핑된 다결정실리콘으로 이루어지는 제1도전층, 티타늄 실리사이드로 이루어지는 제1금속층 및 제1캡핑층을 차례로 형성한는 공정;상기 제1캡핑층위에 포토레지스트 패턴을 형성하는 공정;상기 포토레지스 패턴을 적용하여 상기 제1캡핑층을 패터닝하는 공정;상기 포토레지스트 패턴 및 상기 제1캡핑층의 식각시에 발생한 폴리머를 제거하는 공정;및 상기 패터닝된 제1캡핑층을 적용하여 상기 제1금속층 및 제1전도층을 식각하는 공정을 구비하는 것을 특징으로 한다.
따라서 본 발명의 방법은, 종래 게이트전극 형성을 위한 식각공정시 다량의 폴리머가 형성되는 티타늄 실리사이드 식각공정전에, 포토레지스트 패턴 및 폴리머를 제거함으로써 상기 게이트전극의 프로화일(profile)을 수직하게 형성시키는 효과가있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 5 도 내지 제 9 도는 본 발명에 의한 티타늄 실리사이드를 이용한 게이트전극 형성방법을 나타낸 공정순서도.
Claims (6)
- 반도체기판상에 게이트산화막을 개재한 불순물이 도우핑된 다결정실리콘으로 이루어지는 제 1 도전층, 티타늄 실리사이드로 이루어지는 제 1 금속층 및 제 1 캡핑층을 차례로 형성하는 공정 ; 상기 제 1 캡핑층위에 포토레지스트 패턴을 형성하는 공정 ; 상기 포토레지스패턴을 적용하여 상기 제 1 캡핑층을 패터닝하는 공정 ; 상기 포토레지스트 패턴 및 상기 제 1 캡핑층의 식각시에 발생한 폴리머를 제거하는 공정 ; 및 상기 패터닝된 제 1 캡핑층을 적용하여 상기 제 1 금속층 및 제 1 도전층을 식각하는 공정을 구비하는 것을 특징으로 하는 게이트전극 형성방법.
- 제 1 항에 있어서, 상기 제 1 금속층은 CVD법 혹은 PVD법으로 형성되거나, 혹은 티타늄을 스퍼터법으로 먼저 형성한후 고상반응에 의해 실리사이드를 형성함으로써 얻어지는 것을 특징으로 하는 게이트전극 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 금속층의 두께는 400Å∼1500Å정도인 것을 특징으로 하는 게이트전극 형성방법.
- 제 1 항에 있어서, 상기 제 1 캡핑층을 폴리머 제거시 공격을 받지 않는 산화물이나, 질화물등으로 형성되는 것을 특징으로 하는 게이트전극 형성방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 제 1 캡핑층의 두께는 500Å∼2000Å정도인 것을 특징으로 하는 게이트전극 형성방법.
- 제 1 항에 있어서, 상기 폴리머의 제거는 수산화암모늄 : 과산화수소 : 물=1 : 1 : 5의 혼합용액 혹은 초산등의 습식식각을 통하여 제거되는 것을 특징으로 하는 게이트전극 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR950002197B1 KR950002197B1 (ko) | 1995-03-14 |
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Family Applications (1)
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| KR (1) | KR950002197B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399925B1 (ko) * | 2000-12-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1992
- 1992-06-17 KR KR1019920010514A patent/KR950002197B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
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| KR950002197B1 (ko) | 1995-03-14 |
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