JP2650711B2 - オーバーサンプリングa/d変換器 - Google Patents
オーバーサンプリングa/d変換器Info
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- JP2650711B2 JP2650711B2 JP63069447A JP6944788A JP2650711B2 JP 2650711 B2 JP2650711 B2 JP 2650711B2 JP 63069447 A JP63069447 A JP 63069447A JP 6944788 A JP6944788 A JP 6944788A JP 2650711 B2 JP2650711 B2 JP 2650711B2
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ信号をディジタル信号に変換する
A/D変換器に係り、特にLSI(半導体集積回路)化に好適
なオーバーサンプリングA/D変換器に関するものであ
る。
A/D変換器に係り、特にLSI(半導体集積回路)化に好適
なオーバーサンプリングA/D変換器に関するものであ
る。
オーバーサンプリングA/D変換器は、ナイキスト周波
数(信号周波数帯域幅の2倍周波数)に対して十分高い
サンプリング周波数を用いることにより、アナログ素子
の精度を緩和して所望の変換精度を実現する方式であ
る。このA/D変換器は、例えば、アイ・エス・シー・エ
イ・エス・85,プロシーディングオブテクニカルペーパ
ーズ,36.7.1〜36.7.4(1985年)第1400頁から1403頁(I
SCAS85,Proc.Technical Papers,36.7.1〜36.7.4(198
5)p1400〜1403)において論じられているように、信号
のメインパスと帰還パスに含まれる積分回路の組合せに
よって、いくつかの方式がある。
数(信号周波数帯域幅の2倍周波数)に対して十分高い
サンプリング周波数を用いることにより、アナログ素子
の精度を緩和して所望の変換精度を実現する方式であ
る。このA/D変換器は、例えば、アイ・エス・シー・エ
イ・エス・85,プロシーディングオブテクニカルペーパ
ーズ,36.7.1〜36.7.4(1985年)第1400頁から1403頁(I
SCAS85,Proc.Technical Papers,36.7.1〜36.7.4(198
5)p1400〜1403)において論じられているように、信号
のメインパスと帰還パスに含まれる積分回路の組合せに
よって、いくつかの方式がある。
その1つのデルタ・シグマ形は、帰還パスに積分回路
を持たず、原理的には1ビット/サンプルのディジタル
出力となる。この場合、帰還信号は最大符号化振幅に等
しい正負の基準電圧値であり、後述するように、勾配過
負荷周波数は最大である。
を持たず、原理的には1ビット/サンプルのディジタル
出力となる。この場合、帰還信号は最大符号化振幅に等
しい正負の基準電圧値であり、後述するように、勾配過
負荷周波数は最大である。
しかしながら、逆に1サンプル当りの量子化誤差(し
たがって量子化雑音)が大きいため、高精度な変換特性
を得るためには、他方式より高いサンプリング周波数を
用いる必要がある。このため、アナログ積分回路には、
最大信号振幅を高速度、かつ、高精度に積分することが
要求され、アンプ等のアナログ素子に対して厳しい特性
が要求される。
たがって量子化雑音)が大きいため、高精度な変換特性
を得るためには、他方式より高いサンプリング周波数を
用いる必要がある。このため、アナログ積分回路には、
最大信号振幅を高速度、かつ、高精度に積分することが
要求され、アンプ等のアナログ素子に対して厳しい特性
が要求される。
そこで、このデルタ・シグマ形構成を複数段縦続する
ことにより、量子化雑音の周波数特性を改善し、サンプ
リング周波数の増加を抑える提案がなされているが、積
分アンプに対する要求特性の緩和は不十分の上、各段の
出力をそれぞれ処理するためのディジタル信号処理回路
が大規模になるという問題が残っている。
ことにより、量子化雑音の周波数特性を改善し、サンプ
リング周波数の増加を抑える提案がなされているが、積
分アンプに対する要求特性の緩和は不十分の上、各段の
出力をそれぞれ処理するためのディジタル信号処理回路
が大規模になるという問題が残っている。
なお、これらの従来技術については、例えば、アイ・
エス・エス・シー・シー・86,ダイジェストオブテクニ
カルペーパーズ,ティー・エイチ・ピー・エム14.6(19
86年)第182頁から183頁(ISSCC86,Dig.Technical Pape
rs,THPM14.6(1986)p182〜183,及び同上87,ダブリュ・
エイ・エム3.5(1987年)第48頁から49頁(ISSCC87,Di
g,Technical Papers,WAM3.5(1987)p.48〜49に述べら
れている。
エス・エス・シー・シー・86,ダイジェストオブテクニ
カルペーパーズ,ティー・エイチ・ピー・エム14.6(19
86年)第182頁から183頁(ISSCC86,Dig.Technical Pape
rs,THPM14.6(1986)p182〜183,及び同上87,ダブリュ・
エイ・エム3.5(1987年)第48頁から49頁(ISSCC87,Di
g,Technical Papers,WAM3.5(1987)p.48〜49に述べら
れている。
そこで、本発明の目的は、アンプ及びアナログ積分回
路に対する要求特性を十分に緩和するとともに、ディジ
タル信号処理回路を極めて簡易な構成とし、LSI量産性
を考慮した広域帯高精度A/D変換器を提案することにあ
る。
路に対する要求特性を十分に緩和するとともに、ディジ
タル信号処理回路を極めて簡易な構成とし、LSI量産性
を考慮した広域帯高精度A/D変換器を提案することにあ
る。
上記目的を達成するために、例えば、特願昭59−1863
18で本出願者らが提案済みの補間形構成において、従来
のアナログ信号入力線とディジタル積分回路出力から第
1のディジタル出力の他に、アナログ積分回路出力から
のアナログ出力、上記ディジタル積分回路入力からの第
2のディジタル出力、当該第1と第2のディジタル出力
の算術加算値を出力する第3のディジタル出力を備えた
構成を基本単位として、これを複数段縦続接続した。
18で本出願者らが提案済みの補間形構成において、従来
のアナログ信号入力線とディジタル積分回路出力から第
1のディジタル出力の他に、アナログ積分回路出力から
のアナログ出力、上記ディジタル積分回路入力からの第
2のディジタル出力、当該第1と第2のディジタル出力
の算術加算値を出力する第3のディジタル出力を備えた
構成を基本単位として、これを複数段縦続接続した。
その結果、従来の補間形が1次のノイズシェイビング
係数を持つのに対し、縦続接続した場合にはその縦続段
数と同じ次数のノイズシェイビング係数が得られるの
で、例え上記単位A/D変換器の帰還局部D/A変換回路の構
成ビット数が少なく、従がって量子化雑音が比較的大き
くても、高変換精度(又は高S/N比)が得られる。か
つ、その場合、勾配過負荷周波数が高くなるので、広帯
域化も可能である。
係数を持つのに対し、縦続接続した場合にはその縦続段
数と同じ次数のノイズシェイビング係数が得られるの
で、例え上記単位A/D変換器の帰還局部D/A変換回路の構
成ビット数が少なく、従がって量子化雑音が比較的大き
くても、高変換精度(又は高S/N比)が得られる。か
つ、その場合、勾配過負荷周波数が高くなるので、広帯
域化も可能である。
以下、本発明を実施例を用いて詳細に説明する。
第1図は、前記の単位補間形A/D変換器を2段縦続接
続したシステム図である。図中、第1のA/D変換器1と
第2のA/D変換器2は同一の構成を持つ。第1のA/D変換
器1において、アナログ入力信号101(ここではXと表
示する)は局部D/A変換部102からの帰還信号と差分回路
103によって誤差電圧を検出し、その出力をアナログ積
分回路104で前サンプル値までの誤差に加算する。この
出力は加算回路105で、再度誤差を加算した後、電圧比
較回路106で誤差積分値の極性及びレベルを判定する。
ここで、再度誤差を加算するのは、回路の安定動作と一
次予測効果を持たせるためである。電圧比較回路106は
アナログ信号をディジタル信号に変換するものであるか
ら、その出力には利得1の信号出力と量子化雑音電圧
(ここではN1と表示する)が含まれる。論理回路107
は、電圧比較回路106の出力信号から、ディジタル信号
処理に適した2の補数表示信号に変換する回路である。
この出力は、ディジタル積分回路108で積分されその出
力を局部D/A変換回路102でアナログ信号に変換し、次の
アナログ入力信号サンプル値に対する比較帰還信号を発
生させる。なお、以上の各部回路は、ここに明記しない
ディジタル論理回路等からのクロックパルスを受けて所
定の動作を行なう。
続したシステム図である。図中、第1のA/D変換器1と
第2のA/D変換器2は同一の構成を持つ。第1のA/D変換
器1において、アナログ入力信号101(ここではXと表
示する)は局部D/A変換部102からの帰還信号と差分回路
103によって誤差電圧を検出し、その出力をアナログ積
分回路104で前サンプル値までの誤差に加算する。この
出力は加算回路105で、再度誤差を加算した後、電圧比
較回路106で誤差積分値の極性及びレベルを判定する。
ここで、再度誤差を加算するのは、回路の安定動作と一
次予測効果を持たせるためである。電圧比較回路106は
アナログ信号をディジタル信号に変換するものであるか
ら、その出力には利得1の信号出力と量子化雑音電圧
(ここではN1と表示する)が含まれる。論理回路107
は、電圧比較回路106の出力信号から、ディジタル信号
処理に適した2の補数表示信号に変換する回路である。
この出力は、ディジタル積分回路108で積分されその出
力を局部D/A変換回路102でアナログ信号に変換し、次の
アナログ入力信号サンプル値に対する比較帰還信号を発
生させる。なお、以上の各部回路は、ここに明記しない
ディジタル論理回路等からのクロックパルスを受けて所
定の動作を行なう。
以上において、前記第4の参考引例(特願昭59−1863
18)ではディジタル積分回路108の出力のみをA/D変換結
果Y11として出力していたが、本発明では、さらに第2
のディジタル出力として該積分回路108の入力信号Y12,
第3のディジタル出力として該108の入力信号と出力信
号の算術加算値Y10、及びアナログ積分回路104の出力X1
を備えるようにしたのが特徴である。
18)ではディジタル積分回路108の出力のみをA/D変換結
果Y11として出力していたが、本発明では、さらに第2
のディジタル出力として該積分回路108の入力信号Y12,
第3のディジタル出力として該108の入力信号と出力信
号の算術加算値Y10、及びアナログ積分回路104の出力X1
を備えるようにしたのが特徴である。
第2図は、第1図における第1段目の単位補間形A/D
変換器1の動作特性を説明するための、Z関数を用いて
表わした等価回路である。図中、アナログ積分回路104
及びディジタル積分回路108の はサンプリングされた信号の積分を表わし、Z-1は1サ
ンプリング周期の遅延を表わす。
変換器1の動作特性を説明するための、Z関数を用いて
表わした等価回路である。図中、アナログ積分回路104
及びディジタル積分回路108の はサンプリングされた信号の積分を表わし、Z-1は1サ
ンプリング周期の遅延を表わす。
各出力Y11,Y12,Y10及びX1は、アナログ入力信号Xと
量子化雑音N1のZ関数として、以下のように表わされ
る。
量子化雑音N1のZ関数として、以下のように表わされ
る。
Y11=(2−Z-1)X+(1−Z-1)N1 ……(1) Y12=(2−Z-1)(1−Z-1)X+(1−Z-1)2N1 ……(2) Y10=(2−Z-1)2X+(2−Z-1)(1−Z-1)N1 ……(3) X1=(1−Z-1)X−Z-1N1 ……(4) 以上の式(1)〜(4)において、 であり、ここでexp( )は指数関数、jは複素数、π
は円周率、fは信号周波数、fsはサンプリング周波数で
ある。したがって、サンプリング周波数fsが信号周波数
fに比べて十分高いときはZ-1≒1となるため、上記式
(1)〜(4)の中で(1−Z-1)≒0,(2−Z-1)≒1
となり、出力Y11とY10の信号対量子化雑音電力比として
良好な変換精度が実現できる。
は円周率、fは信号周波数、fsはサンプリング周波数で
ある。したがって、サンプリング周波数fsが信号周波数
fに比べて十分高いときはZ-1≒1となるため、上記式
(1)〜(4)の中で(1−Z-1)≒0,(2−Z-1)≒1
となり、出力Y11とY10の信号対量子化雑音電力比として
良好な変換精度が実現できる。
なお、上記した量子化雑音の伝達関数(1−Z-1)を
ノイズシェイピング効果(又は係数)と呼ぶ。
ノイズシェイピング効果(又は係数)と呼ぶ。
ところで、第1図において、局部D/A変換回路102は、
ディジタル積分回路108の出力をそのままアナログ値に
変換するため複数ビットの構成を持つ。このD/A変換ビ
ット数が多い程、入力アナログ信号との誤差が小さく、
従がって、上記式(1)〜(4)からも明らかなように
差分回路103、アナログ積分回路104、及び加算回路105
の動作信号振幅は、最大符号化振幅に比べて十分に小さ
く、このためアンプ等の動作速度も遅くて良い。
ディジタル積分回路108の出力をそのままアナログ値に
変換するため複数ビットの構成を持つ。このD/A変換ビ
ット数が多い程、入力アナログ信号との誤差が小さく、
従がって、上記式(1)〜(4)からも明らかなように
差分回路103、アナログ積分回路104、及び加算回路105
の動作信号振幅は、最大符号化振幅に比べて十分に小さ
く、このためアンプ等の動作速度も遅くて良い。
しかしながら、逆にアナログ入力信号Xの周波数が高
くなり、連続した2つのサンプル間の信号電圧変化が大
きくなると、局部D/A変換回路102の変換ビット数が多い
程、追従応答が悪くなり、S/Nが劣化する。この現象は
勾配過負荷と呼ばれ、この勾配過負荷を生じない信号周
波数fは、局部D/A変換ビット数nに対して次式の関係
で表わせる。
くなり、連続した2つのサンプル間の信号電圧変化が大
きくなると、局部D/A変換回路102の変換ビット数が多い
程、追従応答が悪くなり、S/Nが劣化する。この現象は
勾配過負荷と呼ばれ、この勾配過負荷を生じない信号周
波数fは、局部D/A変換ビット数nに対して次式の関係
で表わせる。
すなわち、 デルタ・シグマ形の場合、前述したようにn=1であ
るから、勾配過負荷周波数は最も高く、この点のみを比
較すれば、補間形は広帯域化にとって不利であることが
判る。
るから、勾配過負荷周波数は最も高く、この点のみを比
較すれば、補間形は広帯域化にとって不利であることが
判る。
そこで、本発明の第1図の実施例では、従来の音声帯
域を対照として用いたn=6〜8ビットの値を3〜4ビ
ット程度に少なくし、これを2段縦続接続したものであ
る。ここで2段目のアナログ入力信号201はX1であるか
ら、2段目の各出力は、前記式(1)〜(4)におい
て、XをX1に、Y11をY21に、Y12をY22に、Y10をY20に、
そして量子化雑音N1をN2にそれぞれ置換することによ
り、次式の様に表わされる。
域を対照として用いたn=6〜8ビットの値を3〜4ビ
ット程度に少なくし、これを2段縦続接続したものであ
る。ここで2段目のアナログ入力信号201はX1であるか
ら、2段目の各出力は、前記式(1)〜(4)におい
て、XをX1に、Y11をY21に、Y12をY22に、Y10をY20に、
そして量子化雑音N1をN2にそれぞれ置換することによ
り、次式の様に表わされる。
Y21=(2-Z-1)(1-Z-1)X-Z-1(2-Z-1)N1+(1-Z-1)N2 ……(7) Y22=(2-Z-1)(1-Z-1)2X-Z-1(2-Z-1)(1-Z-1)N1 +(1-Z-1)2N2 ……(8) Y20=(2-Z-1)2(1-Z-1)X-Z-1(2-Z-1)2N1 +(2-Z-1)(1-Z-1)N2 ……(9) X2=(1-Z-1)2X-Z-1(1-Z-1)N1-Z-1N2 ……(10) そこで、1段目の第3ディジタル出力Y10を遅延回路1
13で1サンプル遅延した信号と、2段目の第2ディジタ
ル出力Y22とを加算回路114で加算した出力115をW2とす
ると、前記式(3)と(8)から、 W2=(2−Z-1)X+(1−Z-1)2N2 ……(11) が得られる。この式(11)を式(1)と比較すると、入
力信号の伝達関数(2−Z-1)は同じで、量子化雑音に
対するノイズシェイピング係数(1−Z-1)の次数が多
い。これは、局部D/A変換回路の変換ビット数を低減し
ても極めて簡易なディジタル回路の追加で高S/N化が実
現できることを意味する。
13で1サンプル遅延した信号と、2段目の第2ディジタ
ル出力Y22とを加算回路114で加算した出力115をW2とす
ると、前記式(3)と(8)から、 W2=(2−Z-1)X+(1−Z-1)2N2 ……(11) が得られる。この式(11)を式(1)と比較すると、入
力信号の伝達関数(2−Z-1)は同じで、量子化雑音に
対するノイズシェイピング係数(1−Z-1)の次数が多
い。これは、局部D/A変換回路の変換ビット数を低減し
ても極めて簡易なディジタル回路の追加で高S/N化が実
現できることを意味する。
第3図は、上記第1図及び第2図の単位補間形A/D変
換回路をK段縦続接続した場合の実施例を示した図であ
る。このときの加算回路114の出力WKは、 WK=(1-Z-1)K-2(YK2+Z-1Y(K-1)0)+Z-1(1-Z-1)K-3Y
(K-2)0+Z-1(1-Z-1)K-4Y(K-3)0+……+Z-1(1-Z-1)Y20+Z-1
Y10 =(2-Z-1)X+(1-Z-1)KNK ……(12) となる。
換回路をK段縦続接続した場合の実施例を示した図であ
る。このときの加算回路114の出力WKは、 WK=(1-Z-1)K-2(YK2+Z-1Y(K-1)0)+Z-1(1-Z-1)K-3Y
(K-2)0+Z-1(1-Z-1)K-4Y(K-3)0+……+Z-1(1-Z-1)Y20+Z-1
Y10 =(2-Z-1)X+(1-Z-1)KNK ……(12) となる。
上式(12)から明らかなように、第1図又は第2図の
単位A/D変換回路を多段縦続することにより、信号自体
の利得を変えることなく、量子化雑音のみを段数に応じ
て減衰させることが出来、広帯域かつ高精度のA/D変換
器を実現することが出来る。
単位A/D変換回路を多段縦続することにより、信号自体
の利得を変えることなく、量子化雑音のみを段数に応じ
て減衰させることが出来、広帯域かつ高精度のA/D変換
器を実現することが出来る。
又、第3図から明らかなように、破線部内に含まれる
遅延回路113,微分回路116,加算回路115を前記単位A/D変
換回路にあらかじめ含ませておくことにより、多段縦続
の場合にはそれらを単純に接続していくだけで高次のノ
イズシェイピング係数を有する、広帯域高精度A/D変換
器が極めて容易簡単に実現できる。
遅延回路113,微分回路116,加算回路115を前記単位A/D変
換回路にあらかじめ含ませておくことにより、多段縦続
の場合にはそれらを単純に接続していくだけで高次のノ
イズシェイピング係数を有する、広帯域高精度A/D変換
器が極めて容易簡単に実現できる。
第4図は、第1図又は第2図記載の単位補間形A/D変
換回路の具体的実現回路図であり、又、第5図は第4図
の回路動作を説明するためのタイミングチャート図であ
る。詳細は前記第4の引例に記載されているので、ここ
では簡単に説明する。
換回路の具体的実現回路図であり、又、第5図は第4図
の回路動作を説明するためのタイミングチャート図であ
る。詳細は前記第4の引例に記載されているので、ここ
では簡単に説明する。
局部D/A変換回路102は、スイッチッキャパシタ・アレ
イ116とスイッチドライバ回路117とで構成され、ここに
示さない安定化電圧源回路からの基準電圧VR、パルス発
生回路からの2相クロックパルスφ1,φ2の供給を受け
て、ディジタル積分回路108の出力に対応したアナログ
電圧をX1端子に出力する。
イ116とスイッチドライバ回路117とで構成され、ここに
示さない安定化電圧源回路からの基準電圧VR、パルス発
生回路からの2相クロックパルスφ1,φ2の供給を受け
て、ディジタル積分回路108の出力に対応したアナログ
電圧をX1端子に出力する。
但し、このとき、X1は前式(4)に示したよういに入
力信号Xとの誤差分となる。この誤差分X1は、アナログ
積分回路104で前サンプルまでの誤差分に加算されると
ともに、キャパシタC5でX1と上記アナログ積分結果を加
算し、その結果の極性及び振幅値をラッチ付き電圧比較
回路106で判定する。この比較回路106の出力は、前記局
部D/A変換回路102の構成ビット数(例えば極性を含みn
ビットとする)に応じた2の補数表示パラレル信号(例
えばアナログ値換算で 又はその整数倍)に変換され、前述の第2のディジタル
信号Y12として出力されると同時に、ディジタル積分回
路108で前サンプルまでの値に加算され、前述の第1及
び第3のディジタル信号Y11及びY10として出力される。
力信号Xとの誤差分となる。この誤差分X1は、アナログ
積分回路104で前サンプルまでの誤差分に加算されると
ともに、キャパシタC5でX1と上記アナログ積分結果を加
算し、その結果の極性及び振幅値をラッチ付き電圧比較
回路106で判定する。この比較回路106の出力は、前記局
部D/A変換回路102の構成ビット数(例えば極性を含みn
ビットとする)に応じた2の補数表示パラレル信号(例
えばアナログ値換算で 又はその整数倍)に変換され、前述の第2のディジタル
信号Y12として出力されると同時に、ディジタル積分回
路108で前サンプルまでの値に加算され、前述の第1及
び第3のディジタル信号Y11及びY10として出力される。
上記において、各部に必要なクロックパルスは、特に
限定されないが、外部から供給されるクロックパルスCL
Kから、ここに表示しない上記パルス発生回路で分周さ
れ、第5図のように供給される。
限定されないが、外部から供給されるクロックパルスCL
Kから、ここに表示しない上記パルス発生回路で分周さ
れ、第5図のように供給される。
以上説明した如く、本発明によれば、補間形オーバー
サンプリングA/D変換器の特長、すなわち、オペアン
プ、キャパシタ等のアナログ素子に対する動作速度や精
度が緩い、という利点を保ちながら、信号帯域幅を拡大
することができ、かつ各単位A/Dの出力を処理するディ
ジタル回路も簡易単純化されるので、広帯域,高精度の
A/D変換器が経済的に実現できる。
サンプリングA/D変換器の特長、すなわち、オペアン
プ、キャパシタ等のアナログ素子に対する動作速度や精
度が緩い、という利点を保ちながら、信号帯域幅を拡大
することができ、かつ各単位A/Dの出力を処理するディ
ジタル回路も簡易単純化されるので、広帯域,高精度の
A/D変換器が経済的に実現できる。
第1図は、本発明における単位補間形A/D変換器を2段
継続接続したシステム図、 第2図は、単位補間形A/D変換器をZ関数を用いて表わ
した等価回路、 第3図は、単位補間形A/D変換器をK段継続接続した場
合の実施例を示した図、 第4図は、単位補間形A/D変換器の具体的実現回路図、 第5図は、第4図の回路動作を説明するためのタイミン
グチャート図である。 1,2……A/D変換器、102……局部D/A変換器、103……差
分回路、104……アナログ積分回路、105……加算回路、
106……電圧比較回路、107……論理回路、108……ディ
ジタル積分回路、113,213,313,(K−1)13,K13……遅
延回路、116,216,316,(K−1)16……微分回路、117
……スイッチドライバ回路。
継続接続したシステム図、 第2図は、単位補間形A/D変換器をZ関数を用いて表わ
した等価回路、 第3図は、単位補間形A/D変換器をK段継続接続した場
合の実施例を示した図、 第4図は、単位補間形A/D変換器の具体的実現回路図、 第5図は、第4図の回路動作を説明するためのタイミン
グチャート図である。 1,2……A/D変換器、102……局部D/A変換器、103……差
分回路、104……アナログ積分回路、105……加算回路、
106……電圧比較回路、107……論理回路、108……ディ
ジタル積分回路、113,213,313,(K−1)13,K13……遅
延回路、116,216,316,(K−1)16……微分回路、117
……スイッチドライバ回路。
Claims (6)
- 【請求項1】入力アナログ信号と帰還信号との差分を得
るための差分回路と、前記差分回路の出力信号を積分す
るためのアナログ積分回路と、前記アナログ積分回路の
後段に配置され、入力信号を基準電圧と比較してディジ
タル信号に変換するための比較回路と、前記比較回路の
出力信号を積分するためのディジタル積分回路と、前記
ディジタル積分回路への入力信号、及び前記ディジタル
積分回路からの出力信号を加算するための第1加算回路
と、前記ディジタル積分回路の出力信号を前記帰還信号
に変換するための局部D/A変換器と、前記アナログ積分
回路の出力信号を取出し可能な第1出力端子と、前記デ
ィジタル積分回路への入力信号を取出し可能な第2出力
端子と、前記ディジタル積分回路からの出力信号を取出
し可能な第3出力端子と、前記加算回路からの出力信号
を取出し可能な第4出力端子とを含んで、A/D変換回路
の単位回路が形成され、且つ、前記単位回路が複数段縦
続接続されて成ることを特徴とするオーバーサンプリン
グA/D変換器。 - 【請求項2】前記単位回路は、前記第1加算回路の出力
信号を1サンプル周期遅延するための遅延回路を含む特
許請求の範囲第1項記載のオーバーサンプリングA/D変
換器。 - 【請求項3】前記単位回路は、前記遅延回路の後段に配
置された第2加算回路と、前記第2加算回路の出力信号
を微分するための微分回路とを含む特許請求の範囲第2
項記載のオーバーサンプリングA/D変換器。 - 【請求項4】前記単位回路は、前記アナログ積分回路か
らの出力信号と、前記アナログ積分回路への入力信号と
を加算するための第3加算回路を含み、前記第3加算回
路からの出力信号が、前記比較回路に入力されるように
構成された特許請求の範囲第1項乃至第3項のいずれか
1項記載のオーバーサンプリングA/D変換器。 - 【請求項5】前記単位回路に含まれるアナログ積分回路
の出力端子が、前記単位回路の後段に配置された単位回
路における差分回路の入力端子に結合されて成る特許請
求の範囲第1項乃至第4項のいずれか1項記載のオーバ
ーサンプリングA/D変換器。 - 【請求項6】前記比較回路は、入力された誤差成分の極
性及びレベルを比較するための回路を含む特許請求の範
囲第1項乃至第5項のいずれか1項記載のオーバーサン
プリングA/D変換器。
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JP63069447A JP2650711B2 (ja) | 1988-03-25 | 1988-03-25 | オーバーサンプリングa/d変換器 |
US07/326,743 US4945359A (en) | 1988-03-25 | 1989-03-21 | A/D converter |
KR1019890003489A KR890015516A (ko) | 1988-03-25 | 1989-03-21 | 아날로그/디지탈 변환기 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069447A JP2650711B2 (ja) | 1988-03-25 | 1988-03-25 | オーバーサンプリングa/d変換器 |
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---|---|
JPH01243725A JPH01243725A (ja) | 1989-09-28 |
JP2650711B2 true JP2650711B2 (ja) | 1997-09-03 |
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ID=13402900
Family Applications (1)
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US7274321B2 (en) * | 2005-03-21 | 2007-09-25 | Analog Devices, Inc. | Analog to digital converter |
US7218259B2 (en) * | 2005-08-12 | 2007-05-15 | Analog Devices, Inc. | Analog-to-digital converter with signal-to-noise ratio enhancement |
US9344111B2 (en) * | 2013-06-28 | 2016-05-17 | Intel Deutschland Gmbh | N-order noise shaper |
KR101507118B1 (ko) * | 2015-02-02 | 2015-03-30 | 주식회사 지테크인터내셔날 | 고장 진단 기능을 구비한 음식물류 폐기물 종량 관리 시스템 및 방법 |
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US4384278A (en) * | 1981-07-22 | 1983-05-17 | Bell Telephone Laboratories, Incorporated | One-bit codec with slope overload correction |
FR2533382B1 (fr) * | 1982-09-21 | 1988-01-22 | Senn Patrice | Codeur de type delta-sigma, a double integration et applications de ce codeur a une voie de transmission de type mic et a la mesure de tensions continues |
JPH0813004B2 (ja) * | 1984-09-07 | 1996-02-07 | 株式会社日立製作所 | A/d変換器 |
US4704600A (en) * | 1985-02-04 | 1987-11-03 | Nippon Telegraph And Telephone Corporation | Oversampling converter |
GB8504711D0 (en) * | 1985-02-23 | 1985-03-27 | Plessey Co Plc | Linear & programmable high dynamic range a/d converter |
JPH0797749B2 (ja) * | 1986-05-16 | 1995-10-18 | 沖電気工業株式会社 | アナログ・デイジタル変換器のデルタ・シグマ変調回路 |
US4876542A (en) * | 1988-01-25 | 1989-10-24 | Motorola, Inc. | Multiple output oversampling A/D converter with each output containing data and noise |
-
1988
- 1988-03-25 JP JP63069447A patent/JP2650711B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-21 US US07/326,743 patent/US4945359A/en not_active Expired - Fee Related
- 1989-03-21 KR KR1019890003489A patent/KR890015516A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
JPH01243725A (ja) | 1989-09-28 |
US4945359A (en) | 1990-07-31 |
KR890015516A (ko) | 1989-10-30 |
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