JPH0295020A - オーバーサンプルa/d変換回路 - Google Patents
オーバーサンプルa/d変換回路Info
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- JPH0295020A JPH0295020A JP24799188A JP24799188A JPH0295020A JP H0295020 A JPH0295020 A JP H0295020A JP 24799188 A JP24799188 A JP 24799188A JP 24799188 A JP24799188 A JP 24799188A JP H0295020 A JPH0295020 A JP H0295020A
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Links
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- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- 101500027295 Homo sapiens Sperm histone HP3 Proteins 0.000 description 1
- 102400000926 Sperm histone HP3 Human genes 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオーバーサンプルA/D変換回路に関する。
第4図は従来のオーバーサンプルA/D変換回路を示す
構成図である。
構成図である。
減算器3は入力端子1から人力したアナログ力信号から
D/A変換回路9の出力を減算する。
D/A変換回路9の出力を減算する。
アナログ積分器4は減算器3の減算結果を積分する。比
較器5はアナログ積分器4の出力を各レベルの閾値と比
較し、一致したレベルの閾値に対応するデジタル出力を
出力する。ラッチ回路6は、クロック端子2に供給され
るサンプルクロックCLKに同期して比較器5のデジタ
ル出力をラッチする。デジタル積分器7は、加算器7と
遅延回路72とを有し、遅延回路72は加算器71の出
力を1サンプルクロツクCLK遅延させて出力し、加算
器7Iはラッチ回路6の出力と遅延回路72の出力とを
加算して出力端子8にデジタル出力を出力する。2倍回
路41は、ラッチ回路6の出力を2倍して出力する。加
算器42は2倍回路41の出力とデジタル積分器7の遅
延回路72の出力とを加算する。D/A変換回路9は加
算器42の加算結果をD/A変換し出力する。2倍回路
41の出力と遅延回路72の出力とを加算した加算器4
2の出力が予測値と呼ばれる。
較器5はアナログ積分器4の出力を各レベルの閾値と比
較し、一致したレベルの閾値に対応するデジタル出力を
出力する。ラッチ回路6は、クロック端子2に供給され
るサンプルクロックCLKに同期して比較器5のデジタ
ル出力をラッチする。デジタル積分器7は、加算器7と
遅延回路72とを有し、遅延回路72は加算器71の出
力を1サンプルクロツクCLK遅延させて出力し、加算
器7Iはラッチ回路6の出力と遅延回路72の出力とを
加算して出力端子8にデジタル出力を出力する。2倍回
路41は、ラッチ回路6の出力を2倍して出力する。加
算器42は2倍回路41の出力とデジタル積分器7の遅
延回路72の出力とを加算する。D/A変換回路9は加
算器42の加算結果をD/A変換し出力する。2倍回路
41の出力と遅延回路72の出力とを加算した加算器4
2の出力が予測値と呼ばれる。
上述した従来のオーバーサンプルA/D変換回路は、ラ
ッチ回路6が比較器5の出力とサンプルクロックCLK
でラッチした後、対応する予測値を作成するまでの遅延
時間は、2倍回路及び加算器42の遅延時間の和となっ
ているので、アナログ積分器に要する積分時間が上記遅
延時間公知くなって制限を受け、特にサンプリング周波
数が高い場合には、この遅延時間が致命的になるという
欠点がある。
ッチ回路6が比較器5の出力とサンプルクロックCLK
でラッチした後、対応する予測値を作成するまでの遅延
時間は、2倍回路及び加算器42の遅延時間の和となっ
ているので、アナログ積分器に要する積分時間が上記遅
延時間公知くなって制限を受け、特にサンプリング周波
数が高い場合には、この遅延時間が致命的になるという
欠点がある。
(課題を解決するための手段)
本発明のオーバーサンプルA/D変換回路は、アナログ
入力信号から予測値を減算する減算器と、減算器の減算
結果を積分するアナログ積分器と、アナログ積分器の積
分出力を複数個の閾値と比較し、該当した閾値に対応す
るデジタル出力を出力する比較器と、比較器のデジタル
出力をサンプルクロックでラッチするラッチ回路と、加
算器と遅延回路とを含み、遅延回路でサンプルクロック
に同期して加算器の出力を遅延させ、加算器でラッチ回
路の出力と遅延回路の出力とを加算させるデジタル積分
器と、デジタル積分器の加算器の出力と予め設定された
複数の設定値とをそれぞれ加算した複数のデジタルな予
測値をサンプリングクロックに同期して、それぞれ出力
する予測値発生手段と、予測値発生手段が出力した複数
のデジタルな予測値の中からラッチ回路の出力の大きさ
に対応して予め選択するように定められたデジタル予測
値を選択するセレクタと、セレクタの選択したデジタル
予測値をD/A変換して加算器に出力するD/A変換回
路とを有する。
入力信号から予測値を減算する減算器と、減算器の減算
結果を積分するアナログ積分器と、アナログ積分器の積
分出力を複数個の閾値と比較し、該当した閾値に対応す
るデジタル出力を出力する比較器と、比較器のデジタル
出力をサンプルクロックでラッチするラッチ回路と、加
算器と遅延回路とを含み、遅延回路でサンプルクロック
に同期して加算器の出力を遅延させ、加算器でラッチ回
路の出力と遅延回路の出力とを加算させるデジタル積分
器と、デジタル積分器の加算器の出力と予め設定された
複数の設定値とをそれぞれ加算した複数のデジタルな予
測値をサンプリングクロックに同期して、それぞれ出力
する予測値発生手段と、予測値発生手段が出力した複数
のデジタルな予測値の中からラッチ回路の出力の大きさ
に対応して予め選択するように定められたデジタル予測
値を選択するセレクタと、セレクタの選択したデジタル
予測値をD/A変換して加算器に出力するD/A変換回
路とを有する。
減算器にフィードバックする予測値を1サンプルクロツ
ク前のデジタル積分器の出力と予め設定した設定値とか
ら予測値発生手段が生成しているのでサンプルクロック
入力から減算器にフィードバックする予測値を出力する
までの遅延がセレクタの遅延時間だけにおさえることが
可能である。
ク前のデジタル積分器の出力と予め設定した設定値とか
ら予測値発生手段が生成しているのでサンプルクロック
入力から減算器にフィードバックする予測値を出力する
までの遅延がセレクタの遅延時間だけにおさえることが
可能である。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明のオーバーサンプルA/D変換回路の第
1の実施例を示すブロック図、第2図は第1図の実施例
の動作を示すタイムチャートである。
1の実施例を示すブロック図、第2図は第1図の実施例
の動作を示すタイムチャートである。
入力端子!、クロック端子2、アナログ積分器4、比較
器5、ラッチ回路6、デジタル積分器7、出力端子8、
D/A変換回路9については第4図の従来例と同じなの
で説明を省略する。予測値発生回路10は、デジタル積
分器7の出力と予め定められた設定値Xi、X2.〜.
X2”(nは整数)とをそれぞれ加算し、デジタルな予
測値Pi、P2.〜.P2”を出力する加算器AD1.
AD2.〜.AD2” をWする。ラッチ回路11は、
サンプリングクロックCLKに同期して予測値Pi、P
2.〜.P2ηをそれぞれラッチする。セレクタ12は
、人力する予測値PI、P2.〜.P2”のうち、ラッ
チ回路6の出力に対応して予め定められた1つを選択し
てD/A変換回路9に出力する。
器5、ラッチ回路6、デジタル積分器7、出力端子8、
D/A変換回路9については第4図の従来例と同じなの
で説明を省略する。予測値発生回路10は、デジタル積
分器7の出力と予め定められた設定値Xi、X2.〜.
X2”(nは整数)とをそれぞれ加算し、デジタルな予
測値Pi、P2.〜.P2”を出力する加算器AD1.
AD2.〜.AD2” をWする。ラッチ回路11は、
サンプリングクロックCLKに同期して予測値Pi、P
2.〜.P2ηをそれぞれラッチする。セレクタ12は
、人力する予測値PI、P2.〜.P2”のうち、ラッ
チ回路6の出力に対応して予め定められた1つを選択し
てD/A変換回路9に出力する。
次に第1図の実施例の動作について第2図を参照して説
明する。
明する。
時刻t1にサンプルクロックCLKに同期してラッチ回
路6が、比較器5の出力aをラッチし、遅延回路72は
1サンプルクロツクCLK前の加算器71の出力S◇を
出力しているので、加算器7Iは、出力S。と出力aと
の和Sl =36 +aを出力する。セレクタ12は、
ラッチ回路11がラッチしている予測値発生回路10の
予測値Pi、P2.〜.P2nのうち出力aに対応する
予測値S6 +2aを選択し、選択された予測値をD/
A変換回路9がD/A変換して減算器3に出力する。し
たがって減算器3の出力は出力すとなり、時刻t2のサ
ンプルクロックCLKに同期して、ラッチ回路6が出力
すをラッチし、加算器71が出力s2 =s、 十すを
出力するように時刻1、.12間と同様な動作が時刻t
2.t3間で繰り返えされる。時刻t3にはラッチ回路
6は出力Cをラッチし、同様な動作を繰り返えず。
路6が、比較器5の出力aをラッチし、遅延回路72は
1サンプルクロツクCLK前の加算器71の出力S◇を
出力しているので、加算器7Iは、出力S。と出力aと
の和Sl =36 +aを出力する。セレクタ12は、
ラッチ回路11がラッチしている予測値発生回路10の
予測値Pi、P2.〜.P2nのうち出力aに対応する
予測値S6 +2aを選択し、選択された予測値をD/
A変換回路9がD/A変換して減算器3に出力する。し
たがって減算器3の出力は出力すとなり、時刻t2のサ
ンプルクロックCLKに同期して、ラッチ回路6が出力
すをラッチし、加算器71が出力s2 =s、 十すを
出力するように時刻1、.12間と同様な動作が時刻t
2.t3間で繰り返えされる。時刻t3にはラッチ回路
6は出力Cをラッチし、同様な動作を繰り返えず。
第3図は本発明の第2の実施例を示すブロック図である
。
。
本実施例は、第1図の実施例の予測値発生回路10とラ
ッチ回路11どの代りに、サンプルクロックCLKに同
期して予測値Pi、P2.〜P2nを出力するデータR
OM13を有する。
ッチ回路11どの代りに、サンプルクロックCLKに同
期して予測値Pi、P2.〜P2nを出力するデータR
OM13を有する。
ラッチ回路6の出力と、1サンプルクロツクCLK前の
デジタル積分器7の出方とに対応した予測値Pi、P2
.〜.P2nが予めデータROM13に書き込まれてい
る。書き込まれた予測値Pi、P2.〜.P2nは、サ
ンプリングクロックCLKに同期し、デジタル積分器7
のデジタル出力をアドレスとしてセレクタ12に出力さ
れる。セレクタは、第1の実施例と同様にデータROM
13の出力した予測値からラッチ回路6の出力に対応す
るものを選択し、D/A変換回路9に出力する。
デジタル積分器7の出方とに対応した予測値Pi、P2
.〜.P2nが予めデータROM13に書き込まれてい
る。書き込まれた予測値Pi、P2.〜.P2nは、サ
ンプリングクロックCLKに同期し、デジタル積分器7
のデジタル出力をアドレスとしてセレクタ12に出力さ
れる。セレクタは、第1の実施例と同様にデータROM
13の出力した予測値からラッチ回路6の出力に対応す
るものを選択し、D/A変換回路9に出力する。
第2の実施例では、2I個の予測値を作成するためにデ
ータROM13を使用しているために予測値の個数に柔
軟性を持たせ得るので、設計がより容易である。
ータROM13を使用しているために予測値の個数に柔
軟性を持たせ得るので、設計がより容易である。
以上説明したように本発明は、出力すべき予測値を1サ
ンプルクロツク前のデジタル積分器の出力と予め設定し
た設定値とから予測値発生手段が生成していることによ
り、サンプルクロック入力から予測値出力までの遅延が
セレクタの遅延時間だけにおさえることが可能であるた
め、サンプリングクロック周波数が高い場合でも充分に
追従して予測値を生成できるという効果がある。
ンプルクロツク前のデジタル積分器の出力と予め設定し
た設定値とから予測値発生手段が生成していることによ
り、サンプルクロック入力から予測値出力までの遅延が
セレクタの遅延時間だけにおさえることが可能であるた
め、サンプリングクロック周波数が高い場合でも充分に
追従して予測値を生成できるという効果がある。
第1図は本発明のオーバーサンプルA/D変換回路の第
1の実施例を示すブロック図、第2図は第1図の実施例
の動作を示すタイムチャート、第3図は本発明の第2の
実施例を示すブロック図、第4図は従来のオーバーサン
プルA/D変換回路を示す構成図である。 1・・・・・・入力端子、 2・・・・・・クロック
端子、3・・・・・・減算器、 4・・・・・・ア
ナログ積分器、5・・・・・・比較器、 6,11
・・・ラッチ回路、7・・・・・・デジタル積分器、 7I・・・加算器、 72・・・遅延回路、8・・
・・・・出力端子、 9・・・・・・D/A変換回路
、10・・・予測値発生回路、
1の実施例を示すブロック図、第2図は第1図の実施例
の動作を示すタイムチャート、第3図は本発明の第2の
実施例を示すブロック図、第4図は従来のオーバーサン
プルA/D変換回路を示す構成図である。 1・・・・・・入力端子、 2・・・・・・クロック
端子、3・・・・・・減算器、 4・・・・・・ア
ナログ積分器、5・・・・・・比較器、 6,11
・・・ラッチ回路、7・・・・・・デジタル積分器、 7I・・・加算器、 72・・・遅延回路、8・・
・・・・出力端子、 9・・・・・・D/A変換回路
、10・・・予測値発生回路、
Claims (1)
- 【特許請求の範囲】 1、アナログ入力信号から予測値を減算する減算器と、 減算器の減算結果を積分するアナログ積分器と、 アナログ積分器の積分出力を複数個の閾値と比較し、該
当した閾値に対応するデジタル出力を出力する比較器と
、 比較器のデジタル出力をサンプルクロックでラッチする
ラッチ回路と、 加算器と遅延回路とを含み、遅延回路でサンプルクロッ
クに同期して加算器の出力を遅延させ、加算器でラッチ
回路の出力と遅延回路の出力とを加算させるデジタル積
分器と、 デジタル積分器の加算器の出力と、予め設定された複数
の設定値とをそれぞれ加算した複数のデジタルな予測値
をサンプリングクロックに同期して、それぞれ出力する
予測値発生手段と、 予測値発生手段が出力した複数のデジタルな予測値の中
からラッチ回路の出力の大きさに対応して予め選択する
ように定められたデジタル予測値を選択するセレクタと
、 セレクタの選択したデジタル予測値をD/A変換して加
算器に出力するD/A変換回路とを有するオーバーサン
プルA/D変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24799188A JPH0295020A (ja) | 1988-09-30 | 1988-09-30 | オーバーサンプルa/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24799188A JPH0295020A (ja) | 1988-09-30 | 1988-09-30 | オーバーサンプルa/d変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0295020A true JPH0295020A (ja) | 1990-04-05 |
Family
ID=17171568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24799188A Pending JPH0295020A (ja) | 1988-09-30 | 1988-09-30 | オーバーサンプルa/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0295020A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6165626A (ja) * | 1984-09-07 | 1986-04-04 | Hitachi Ltd | A/d変換器 |
JPS6482711A (en) * | 1987-09-25 | 1989-03-28 | Hitachi Ltd | Encoding device |
-
1988
- 1988-09-30 JP JP24799188A patent/JPH0295020A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6165626A (ja) * | 1984-09-07 | 1986-04-04 | Hitachi Ltd | A/d変換器 |
JPS6482711A (en) * | 1987-09-25 | 1989-03-28 | Hitachi Ltd | Encoding device |
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