KR920005335A - 반도체 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1e도는 종래의 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일부분 공정 순서도.
제2a도 내지 제2f도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일실시예의 일부분 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체기판 101 : 필드 산화막
1 : 게이트 전극 2 : 소오스영역
3 : 드레인 영역 4 : 제1도전층 혹은 제1다결정 실리콘층
5 : 절연층 6 : 트렌치
7 : 제1전극 혹은 제2도전층 혹은 제2다결정 실리콘층
7a : 제1전극 패턴 8 : 평탄화층 혹은 SOG막
PR : 포토레지스트 패턴
Claims (6)
- 스택-트렌치 병합형 커패시터를 구비하는 반도체 장치의 제조방법에 있어서, 트렌치 내면과 트랜지스터위에 커패시터의 제1전극으로 사용되는 도전층을 형성하고, 상기 트렌치 내부를 평탄화시키기 위하여 평탄화층을 형성하는 제1공정; 상기 도전층의 전극패턴을 형성하기 위하여 상기 평탄화층위에 포토레지스트 패턴을 형성하는 제2공정; 상기 포토레지스트 패턴을 사용하여 상기 평탄화층을 식각하는 제3공정; 상기 제3공정이후 상기 도전층을 식각하는 제4공정; 상기 포토레지스트 패턴을 제거하는 제5공정; 그리고 상기 평탄화층을 제거하는 제6공정을 구비함을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 도전층은 불순물이 도우핑된 다결정 실리콘층으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 평탄화층은 SOG막을 스핀코팅하여 형성됨을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제3공정은 건식식각 공정을 통하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제3공정은 습식식각 공정을 통하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제6공정은 습식식각 공정을 통하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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