KR100256239B1 - 반도체 소자의 전하저장전극 형성 방법 - Google Patents

Abstract

본 발명은 불순물이 주입된 절연막과 주입되지 않은 절연막의 선택적 식각 특성을 이용하여 전하저장전극을 패턴닝 함으로써 제조 효율성과 캐패시터 용량 확보, 소자의 고집적화등을 확보 할 수 있는 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 64M급 이상의 고직접 소자에서 약 3000Å의 낮은 높이의 토포로지로 인한 제조 효율성과 가격측면 및 제품의 수율을 향상시키는 효과를 가져온다.

Description

반도체 소자의 전하저장전극 형성 방법

제1a도 내지 제1f도는 본 발명에 따른 전하저장전극 형성 공정도.

〈도면의 주요부분에 대한 부호의 설명〉

1, 3, 3', 3", 4, 4' : 산화막 2, 5, 7, 8 : 폴리실리콘막

6 : 감광막 마스크 패턴 7' : 스페이서

본 발명은 초고집적 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.

반도체 소자가 고집적화 되어감에 따라 셀(Cell)당 적용할 수 있는 셀 면적이 줄어듬에 따라, 셀 동작에 필요한 일정량의 캐패시터 용량을 확보하기 위하여 여러가지 제조기술이 개발되고 있다.

종래에는 3차원적인 캐패시터 구조를 원통형 실린더나 핀(Fin)구조 등으로 형성하여 핀 수를 늘리거나 원통의 높이를 높여 전하저장전극의 표면적을 증대시켜 왔다.

그러나, 이는 결국 높은 토포로지(Topology)로 인해 후속공정인 패턴 형성공정이나, 콘택 홀 형성 공정등 리소그래피(Lithogr-aphy) 공정에서 많은 문제점이 발생하여 전체적으로 소자 제조에 큰 어려움이 따랐으며 점차 고집적화되는 소자에 대응하지 못하는 문제점이 있었다.

따라서, 본 발명은 불순물이 주입된 산화막과 주입되지 않은 산화막의 선택적 식각 특성을 이용하여 전하저장전극을 패턴닝 함으로써 제조 효율성과 캐패시터 용량 확보, 소자의 고집적화등을 확보할 수 있는 반도체 소자의 전하저장전극 형성 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 안출된 본 발명은 일반적인 MOS 구조를 갖는 웨이퍼상에 전하저장전극을 형성하는 반도체 소자의 전하저장전극 형성 방법에 있어서, 웨이퍼 전체구조 상부에 평탄화절연막을 형성한후 전하저장전극이 콘택될 예정된 부위에 콘택홀을 형성하고 전하저장전극용 제1도전층을 증착하는 단계, 상기 제1도전층 상부에 불순물이 주입되지 않은 제1절연막과 불순물이 주입된 제2절연막을 차례로 형성하는 단계, 상기 제2절연막 상부에 불순물이 주입되지 않은 제3절연막과 불순물이 주입된 제4절연막을 차례로 증착하는 단계, 상기 제4절연막에 불순물이 주입되지 않은 제5절연막과 마스크용 제1폴리실리콘막을 차례로 형성하는 단계, 상기 제1폴리실리콘막 상부에 접촉창 마스크인 감광막 마스크 패턴을 형성한후 상기 제1폴리실리콘막과 불순물이 주입되지 않은 제5절연막의 소정부위를 식각하는 단계, 상기 감광막 마스크 패턴을 제거한후 스페이서용 제2폴리실리콘막을 형성하는 단계, 상기 제2폴리실리콘막을 전면식각하여 스페이서를 형성한후 이를 마스크로 상기 제1 내지 제4절연막의 소정 부위를 식각하여 접촉창을 형성하는 단계, 상기 불순물이 주입된 제1, 제3, 제5 절연막과 불순물이 주입되지 않은 제2 및 제4 절연막의 선택적 식각비를 이용하여 상기 제2 및 제4 절연막의 소정부위를 식각하는 단계, 상기 웨이퍼에 전하저장전극용 제2도전층을 증착하고 다시 전면 식각하는 단계, 상기 웨이퍼에 잔류하고 있는 제1 내지 제5절연막들을 모두 습식식각하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제1a도 내지 제1f도를 참조하여 본 발명의 실시예를 상세히 설명한다.

먼저, 제1a도는 일반적인 MOS 구조를 갖는 웨이퍼 상부에 평탄화 절연막(1)을 형성한후 전하저장전극이 콘택될 예정된 부위에 콘택홀을 형성하고 전하저장전극용 도전층인 폴리실리콘(2)을 증착한 상태의 단면도이다.

이어서, 제1b도에 도시된 바와같이, HTO나 MTO와 같은 불순물이 주입되지 않은 CVD 산화막(3)을 약 500Å 정도 형성시킨후 PSG와 같은 불순물이 주입된 산화막(4)을 약 500Å 정도의 두께로 형성한 다음에 연속해서 불순물이 주입되지 않은 CVD 산화막(3')을 다시 500Å 정도 형성시킨후 불순물이 주입된 산화막(4')을 다시 1500Å정도 형성하고, 또다시 불순물이 주입되지 않은 CVD 산화막(3")을 약 500Å정도 형성시킨후 상기 불순물이 주입되지 않은 CVD 산화막(3") 상부에 폴리실리콘막(5)을 약 500Å정도 형성시킨다. 그리고 상기 폴리실리콘막(5) 상부에 윈도 사이즈(windowsize)가 1.0×0.5㎛ 정도되는 접촉창 마스크인 감광막 마스크 패턴(6)을 형성한다.

계속해서, 제1c도와 같이, 상기 감광막 마스크 패턴(6)을 이용하여 상기 폴리실리콘막(5)과 불순물이 주입되지 않은 CVD 산화막(3")까지 식각하고 상기 감광막 마스크 패턴(6)을 제거한 다음 스페이서를 형성하기 위한 폴리실리콘막(7)을 1500Å 정도 형성한다.

제1d도는 상기 폴리실리콘막(7)을 전면식각하여 스페이서(7')를 형성한후 이를 마스크로 상기 산화막들(3,4,3',4')을 소정부위를 식각하여 접촉창을 형성한 다음에, BOE나 HF와 같은 습식식각용액에서 전하저장전극용 마스크 사이즈를 고려하여 예정된 시간동안 상기 산화막을 습식식각한 상태의 단면도로서, 습식식각시에는 불순물이 주입된 산화막과 주입되지 않은 산화막과의 선택적 식각 특성에 의해서(예를 들면 50:1 BOE 식각에서 MTO:PSG=4:27Å/sec, 50:1 HF에서 MTO:PSG=3:300Å/sec 정도) 불순물이 주입된 산화막은 주입되지 않은 산화막에 비해 광장히 빠른 속도로 식각되게 된다.

제1e도는 웨이퍼 전체구조 상부에 전하저장전극용 도전층인 폴리실리콘막(8)를 증착한 상태의 단면도로서, 이때의 두께는 약 500Å 정도로 증착한다.

끝으로, 상기 폴리실리콘막(8)을 전면식각하여 웨이퍼 표면 전면에 형성된 폴리실리콘막(8)을 제거하고, 잔류하고 있는 산화막들을 모두 습식식각하여 제거하면 제1f도와 같은 새로운 형태의 전하저장전극 구조가 형성되게 된다.

여기에 기공개된 유전체막을 형성한후 플레이트 폴리실리콘을 형성시키면 기존의 전하저장전극 높이인 약 3000Å의 높이를 가지고 고집적 소자에서 충분한 캐패시터 용량을 가지는 전하저장 전극 구조를 제조할 수 있다.

이상 상기에서 설명한 바와같이 이루어지는 본 발명을 64M급 이상의 고집적 소자에서 약 3000Å의 낮은 높이의 토포로지로 인한 제조 효율성과 가격(cost)측면 및 제품의 수율을 향상시키는 효과를 가져온다.

Claims (5)

1. 일반적인 MOS 구조를 갖는 웨이퍼상에 전하저장전극을 형성하는 반도체 소자의 전하저장전극 형성 방법에 있어서, 웨이퍼 전체구조 상부에 평탄화절연막(1)을 형성한후 전하저장전극이 콘택될 예정된 부위에 콘택홀을 형성하고 전하저장전극용 제1도전층(2)을 증착하는 단계, 상기 제1도전층(2) 상부에 불순물이 주입되지 않은 제1절연막(3)과 불순물이 주입된 제2절연막(4)을 차례로 형성하는 단계, 상기 제2절연막(4) 상부에 불순물이 주입되지 않은 제3절연막(3')과 불순물이 주입된 제4절연막(4')을 차례로 증착하는 단계, 상기 제4절연막(4') 상부에 불순물이 주입되지 않은 제5절연막(3")과 마스크용 제1폴리실리콘막(5)을 차례로 형성하는 단계, 상기 제1폴리실리콘막(5) 상부에 접촉창 마스크인 감광막 마스크 패턴(6)을 형성한후 상기 제1폴리실리콘막(5)과 불순물이 주입되지 않은 제5절연막(3")의 소정부위를 식각하는 단계, 상기 감광막 마스크 패턴(6)을 제거한후 스페이서용 제2폴리실리콘막(7)을 형성하는 단계, 상기 제2폴리실리콘막(7)을 전면식각하여 스페이서(7')를 형성한후 이를 마스크로 상기 제1 내지 제4절연막(3,4,3',4')의 소정부위를 식각하여 접촉창을 형성하는 단계, 상기 불순물이 주입된 제1, 제3, 제5 절연막(3,3',3")과 불순물이 주입되지 않은 제2 및 제4 절연막(4,4')의 선택적 식각비를 이용하여 상기 제2 및 제4 절연막(4,4')의 소정부위를 식각하는 단계, 상기 웨이퍼에 전하저장전극용 제2도전층(8)를 증착하고 다시 전면 식각하는 단계, 상기 웨이퍼에 잔류하고 있는 제1 내지 제5절연막(3,4,3',4',3")을 모두 습식식각하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
2. 제1항에 있어서, 상기 제1, 제3, 제5 절연막(3,3',3")은 MTO막 또는 HTO막중 어느 하나이고 제2, 제4절연막(4,4')는 PSG막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
3. 제1항에 있어서, 상기 제1, 제2, 제3, 제5 절연막(3,4,3',3")은 400~600Å, 제4절연막(4')는 1200~1800Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
4. 제1항 또는 제2항에 있어서, 상기 제1, 제3, 제5 절연막(3,3',3")과 제2 및 제4 절연막(4,4')의 선택적 식각시 식각용액은 BOE 또는 HF중 어느 하나인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
5. 제1항에 있어서, 상기 제1 및 제2 도전층(2,3)은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.