KR930000158B1 - 자외선소거형 불휘발성 반도체기억장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000008030 elimination Effects 0.000 title 1
- 238000003379 elimination reaction Methods 0.000 title 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 239000002131 composite material Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000002542 deteriorative effect Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004520 electroporation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 자외선소거형 반도체기억장치의 일부구조를 도시한 단면도.
제2도는 제1 도에 일부구조를 도시한 자외선소거형 반도체기억장치의 제조공정을 순차로 도시한 단면도.
제3도는 종래의 자외선소거형 반도체기억장치의 메모리셀구조를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P형 실린콘반도체기판 12,14,16 : 실리콘산화막
13 : 부유게이트 15실리콘질화막
17 : 제어게이트 18 : 소스영역
19 : 드레인영역 20 : 후산화막(後酸化膜)
21 : 내산화성막
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 부유게이이트 밑 제어게이트로 이루어진 2층게이트구조를 갖는 자외선소거형 불휘발성반도체기억장치에 관한 것이다.
[종래의 기술 및 문제점]
메모리셀로서 부유게이트 및 제어게이트로 이루어진 2층게이이트구조의 MOS트랜지스터를 구비한 자외선소거형 불휘발성메모리(이하, EPROM이라함)는 메모리셀의 부유게이트에 전하(예컨대 전자)를 선택적으로 주입함으로써 데이터가 프로그램되게 되고, 자외선을 조사함으로써 기록된 데이터가 소거되게 된다.
즉, 이러한 2층게이트구조의 MOS트랜지스터로 이루어진 메모리셀에서 데이터기록은 제어게이트와 드레인영역에 고전압을 인가해서, 소스영역과 드레인영역간의 채널영역간의 드레인영역근방에 전자와 정공쌍을 발생시키고, 이들중 전자를 부유게이트에 주입함으로써 이루어진다. 그리고, 데이터독출은 제어게이트와 드레인영역에 독출전압을 인가함으로써 이루어지는데, 미리 부유게이트에 전자가 주입되어 있는 메모리셀인 경우에는 임계치전압이 상승되어 있어 제어게이트에 독출전압을 인가하더라도 그 메모리셀은 온되지 않는다.
한편, 부유게이트에 전자가 주입되어 있지 않은 메모리셀인 경우에는 임계치전압이 가장 상태로 되어 있어, 제어게이트에 독출전압을 인가하면 그 메모리셀이 온 된다.
따라서 데이터독출시에는 메모리셀에 잔류아 흐르는지와 여부로 기록데이터를 판정하게 된다. 더욱이 데이터소거는 자외선을 조사함으로써 이루어지는 바, 즉 자외선이 조사되어 부유게이트에 축적되어 있던 전자가 에너지를 얻어 기판이나 제어게이트로 방출됨으로써 데이터소거가 이루어진다.
이러한 EPROM에 메모리셀을 미세화하여 고밀도화하는 경우, 부유게이트와 기판간에 존재하는 게이트절여막은 소자의 칫수가 축소됨에 따라 박막화될 필요가 있다. 그러나 통상적인 MOS트랜지스터의 게이트절연막을 박막화하면, 예컨대 1987년 IEDM(International Electron Device Meeting)에서 발간한 Technical Digest 714페이지에 C.Chan씨 등이 의해 보고되고, 동 718페이지에 T.Chan씨등에 의해 각각 보고된 바와 같이, 드레인영역의 엣지(edge)에서 리크전류가 증대된다고 알려져 있다. 특히, EPROM의 메모리셀은 부유게이이트에 전자가 주입되어 있는 경우에 그 전위가 음으로 되어 있으므로, 상기와 같은 리크전류의 증대는 현저하게 된다. 더욱이 EPROM의 메모리셀은 이 리크전류에 의해 발생된 정공이 부유게이트에 주입됨으로써 미리 부유게이트에 축척되어 있던 전자가 중화되어 데이터가 소거되거나, 절연막층에 침입된 정공이 전계를 변화시킴으로써 부유게이트에 전자가 방출되기 쉽게 되어 데이터가 소거되기 쉬운 등의 문제가 있다.
이러한 문제를 해결하기 위해 종래에는 제3도의 단면도에 나타낸 바와 같은 EPROM의 메모리셀을 고려한 바 있다. 동도면에서 참조부호 11은 P형 실리콘반도체기판, 12는 실리콘산화막, 13은 이 실리콘산화막(12)상에 형성된 다결정실리콘으로 이루어진 부유게이트, 14는 실리콘산화막, 15는 이 실리콘삼화막 (14)상에 형성된 실리콘질화막, 16은 이 실리콘질화막(15)상에 형성된 실리콘산화막, 17은 실리콘질화막 (16)에 형성된 예컨대 다결정실리콘으로 이루어진 제어게이트, 18과 19는 상기 부유게이트(13)의 양측에 위치하도록 기판(11)내에 형성된 n+형 확산영역으로 이루어진 소스와 드레인영역이다. 그리고 20은 상기 제어게이트(17)가 형성된 후에 전체를 산화시킴으로써 형성된 후사화막(後酸化膜)이다. 이 후산화막(20)중 상기 부유게이트(13)의 한쪽 단부(端部) 및 상기 소스영역(18)간에 존재하는 일부산화막(20A)과, 상기 부유게이트(13)의 다른쪽 단부(端部) 및 상기 드레인영역 (19)간에 일부산화막(20B)은 상기 실리콘산화막(12)과 함께 부유게이트(13)의 게이트절연막을 구성하고 있다.
즉, 이 메모리셀에서는 부유게이트(13)의 게이트절연막의 단부에 후산화막 (20)의 일부산화막(20A 및 20B)을 사용함으로써 드레인영역의 엣지에서 발생하는 리크전류를 저감시키도록 되어 있다. 게다가 이 메모리셀에서는 부유게이트(13)와 제어게이트(17)간의 게이트절연막으로서 실리콘산화막(14)과 실리콘질화막(15) 및 실리콘산화막(16)으로 이루어진 소위 ONO막을 이용하고 있어, 절연내압을 낮추지 않고서도 게이트절연막 전체의 두께를 얇게 할 수 있도록 되어 있다.
여기서 자외선조사에 의해 데이터를 소거하는, 경우, 부유게이트(13)에 축적된 전자가 방출되는 경로는 부유게이트(13)에서 제어게이트(17)에 이르는 경로와 부유게이트(13)에서 기판(11)에 이르는 경로의 2경로가 있다는 것은 상기 한 바와 같다. 그러나 이 제3도에 도시된 메모리셀같이 부유게이트(13)와 제어게이트(17)간의 게이트절연막으로서 실용콘질화막을 구비한 복합막(예컨대 ONO의 3층막)을 이용하면, 부유게이트(13)에서 제어게이트(17)로 전자가 방출되게 된다. 따라서 이 메모리셀에서는 부유게이트(13)에서 시판(11)에 이르는 경로에 의해 전자를 방출시키지 않으면 안된다.
또한 자외선이 조사되어 여기된 전자가 실제는 부유게이트(13)의 양단부에 존재하는 막두께가 두께운 일부산화막(20A,20B)을 통해 소스영역(18) 및 드레인영역 (19)으로 방출된다. 그래서 제 3 도에 도시된 종래의 메모리셀에서는 데이터소거가 이 두꺼운 일부산화막(20A,20B)을 전자가 통과함으로써 이루어지므로, 자외선조사에 의한 데이터소거속도가 저하되는 결점이 있다.
상기한 종래의 장치에서는 소자의 미세화를 위해 게이트절연막의 박막화를 도모하게 되고, 이에 따라 부유게이트의 양단부에서 리크전류가 발생하는 것을 방지하기 위해 소스 및 드레인영역과 접하는 양단부의 게이트절연막 일부를 두껍게 하는 경향이 있었는데, 그러한 구조에 있어서는 데이터소거시에 전자가 두꺼운게이트절연막부분을 주로 통과하기 때문에 데이터소거속도가 저하되는 결점이 있었다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 검안하여 발명된 것으로, 게이트절연막의 박막화에 따라 드레인근방에서 발생하는 전공에 의한 신뢰성의 저하를 방지할 수 있고, 데이터 소거속도의 최소가 되게 억제할 수 있는 자외선소거형 불휘발성반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위한 본 발명에 따른 자외선소거형 불휘발성반도체기억장치는 반도체기판(11)과 부유게이트(13)간에 존재하는 제 1 절연막(12)에 있어서, 드레인영역측 두께와 소스영역측 단부의 두께가 다르게 되도록 드레인영역측 당부의 막두께를 소스영역측 당부의 막두께보다 두껍게 설정된 점에 특징이 있다.
[작용]
이와 같은 구성된 본 발명은 반도체기판과 부유게이트간에 존재하는 제 1 절연막에 있어서, 드레인영역측 단부의 막두께를 소스영역측 단부의 막두께보다 두껍게 함막화에 따라 드레인근방에서 발생하는 정공이 부유게이트에 주입되지 않게 된다. 그리고, 제 1 절연막층 소스영역측 단부의 막두께를 비교적 얇게 함으로써 데이터소거시에 소스영역으로 전자가 방출되기 쉽게된다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1도는 본 발명에 따른 자외선소거형 불휘발성반도체기억장치(EPROM)에 이용되는 메모리셀의 소자구조를 도시한 단면도이다. 동도면에서 참조부호 11은 P형 실리콘반도체기판이고, 12는 실리콘산화막, 13은 이 실리콘산화막(12)상에 에컨대 다결정실리콘에 의해 형성된 부유게이트, 14는 실리콘산화막, 15는 이 실리콘질화막 (14)상에 형성된 실리콘질화막, 16은 이 실리콘질화막(15)상에 형성된 실리콘산화막, 17은 이 실리콘산화막(16)상에 에컨대 다결정실리콘에 의해 형성된 제어게이트, 18과 19는 상기 부유게이트(13)의 양측에 위치하도록 기판(11)내에 n+형 확산영역으로 이루어져 형성된 소스 및 드레인영역이다. 그리고 20은 상기 제어게이트(17)를 형성한 후에 전체를 산화시킴으로써 형성된 후산화막(後酸化膜)인데, 이 후산화막(20)중 상기 부유게이트(13)의 한쪽 단부와 상기 소스영역(18)간에 존재하는 일부산화막(20A)과, 상기 부유게이트(13)의 다른쪽 단부와 상기 드레인영역(19)간에 일부산화막(20B)은 상기 실리콘산화막(12)과 함께 부유게이트(13)의게이트절연막을 구성하고 있다. 여기서 상기 부유게이트(13)의 한쪽 단부와 소스영역 (18)간에 존재하는 일부산화막(20A)의 막두께(도면에서 t1)는 부유게이트(13)의 다른쪽 단부와 드레인영역 (19)간에 존재하는 일부산화막(20B)의 막두께(도면에서 t2)보다 얇게 설정된다.
또한, 이 메모리셀의 경우에도 제 3 도에도시된 종래의 메모리셀과 마찬가지로 부유게이트(13)와 제어게이트(17)간의 게이트절연막으로서, 실리콘산화막(14)과 실리콘질화막(16)으로 이루어진 이른바 ONO막을 이용함으로써 절연내압을 저하시키지 않고 게이트절연막 전체의 막두께를 얇게 하도록 하고 있다. 그리고 종래의 메모리셀에서는 부유게이트(13)의 게이트절연막 단부에 후산화막(20)의 일부산화막 (20A 및 20B)을 사용함으로써 부유게이트(13) 양단부에서의 게이트절연막의 두께를 실리콘산화막(12)보다 두껍게 한 것이지만, 본 실시예의 경우에는 후산화막(20)의 일부산화막 (20A,20B)중 20A측의 두께를 두껍게 하도록 한다.
이렇게 구성함으로써 부유게이트(13)와 드레인영역(19)간에 존재하는 게이트조절연막을 부유게이트(13)에서 데이트를 보유하도록 충분한 두께로 할 수 있다. 이 때문에 드레인영역(19)의 근방에서 발생한 정공이 부유게이트(13)로 주입됨으로써 부유게이트(13)에 축적된 전자가 중화되거나, 그 정공이 부유게이트(13)로 주입되지 않더라도 게이트절연막중에 드롭(drop)되어 전계를 약하게 하여 부유게이트에서 전자가 방출되기 쉽게 하는 등의 문제를 모두 회피할 수 있다. 따라서 메모리셀로서의 신뢰성저하하는 방지할 수 있다.
게다가 부유게이트(13)와 소스영역(18)간에 존재하는 게이트 절연막을 소자칫수의 축소에 의한 실리콘산화막(12)의 박막화를 보충하도록 충분한 내압을 갖게한 이상, 부유게이트(13)에서 소스영역(18)으로 전자를 방출시키는데 충분한 두께로 할 수 있다. 따라서 데이터소거시에 부유게이트(13)에서 소스영역(18)으로의 전자방출을 효율적으로 행할 수 있어, 데이터소거속도의 저하를 최소가 되게 억제할 수 있다.
다음에 상기 제1도에 도시된 바와 같은 메모리셀을 제조방법의 제2도에 도시된 단면도를 참조하여 간단히 설명한다.
먼저 제2도(a)에 도시된 바와 같이 기판(11)산에 실리콘산화막(12)과, 부유게이트(13), 실리콘산화막(14), 살리콘질화막(15), 실리콘산화막(16) 및, 제어게이트 (17)로 이뤄어진 적층구조를 열산화젖과 화학적 기상성장법 및 선택에칭기술을 조합하여 주지의 방법으로 형성한다. 이어 제2도(b)에 도시된 바와 같이 전체를 열산화시킨으로써 후산화막(20)을 얇게 형성한다. 이 때 부유게이트(13)의 단부(端部)도 산화되어, 얇게 형성된 후산화막(20)에 의한 일부산화막(20A,20B)이 균등한 두께를 갖도록 형성한다.
다음에 제2도(c)에 도시된 바와 같이 이온주입에 소스 및 드레인영역 (18,19)을 형성한 후 상기 적층구조의 소스영역(18)측의 거의 반을 내산화성막(21)으로 덮는다. 그리고 제2도(d)에 도시된 바와 같이 전체를 열산화시킴으로써 부유게이트(13)의 드레인영역(19)측 다시 산화시켜 일부산화막(20A)에 비해 일부산화막(20B)을 더욱 두껍게 형성하고, 마지막으로 내산화성막(21)을 박리한다.
본 실시예에서는 부유게이트(13)와 제어게이트(17)간의 절연막으로서 실리콘질화막(15) 및 실린콘산화막(16)으로 이루어진 3층 구조막을 이용한 경우를 예로드렁 설명하였지만, 이것에 한정되지 않고 실리콘질화막과 실리콘산화막으로 이루어진 복합막아면 데이터를 소거하는 경우에 부유게이트에서 제어게이트로 전자가 방출되지 않게 본 발명을 적용하므로 문제를 해결 할 수 있다. 또 후산화막을 형성하는 방법이외에 여러 가지 방법을 사용할 수 있는 것은 물론이다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 소거특성을 열화시키지 않고 게이트절연막의 박막화에 따라 드레인근방에서 발생하는 정공에 의한 소자의 신뢰성저하를 방지할 수 있는 자외선소거형 불휘발성반도체기억 장치를 제공할 수 있다.
Claims (2)
- 반도체기판(11)상에 제 1 절연막(12)을 매개로 형성된 부유게이트(13)와, 이 부유게이트(13)상에 제2절연막을 형성된 제어게이트(17), 상기 부유게이트(13)의 양측에 위치하도록 상기 기판(11)내에 형성된 소스영역(18) 및 드레인영역(19)을 구비하여 구성된 자외선소거형 불휘발성도체기억장치에 있어서, 상기 제 1 절연막 (12)중 상기 드레인영역(19)측 단부의 막두께(20B)가 상기 소스영역(18)측 단부의 막두께 (20A)보다 두껍게 설정된 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
- 제1항에 있어서, 상기 제2절연막이 실리콘산화막(16)과 실리콘질화막(15)을 포함하는 복합막으로 구성된 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP88-167608 | 1988-07-05 | ||
JP63167608A JPH088311B2 (ja) | 1988-07-05 | 1988-07-05 | 紫外線消去型不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR900002319A KR900002319A (ko) | 1990-02-28 |
KR930000158B1 true KR930000158B1 (ko) | 1993-01-09 |
Family
ID=15852933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890009524A KR930000158B1 (ko) | 1988-07-05 | 1989-07-05 | 자외선소거형 불휘발성 반도체기억장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5051794A (ko) |
JP (1) | JPH088311B2 (ko) |
KR (1) | KR930000158B1 (ko) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920006736B1 (ko) * | 1989-11-08 | 1992-08-17 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
JP2679389B2 (ja) * | 1990-10-12 | 1997-11-19 | 日本電気株式会社 | 不揮発性半導体記憶セルのデータ消去方法 |
US5468987A (en) * | 1991-03-06 | 1995-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
KR960001611B1 (ko) | 1991-03-06 | 1996-02-02 | 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 | 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법 |
US5314834A (en) * | 1991-08-26 | 1994-05-24 | Motorola, Inc. | Field effect transistor having a gate dielectric with variable thickness |
US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
TW223178B (en) * | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
US5342801A (en) * | 1993-03-08 | 1994-08-30 | National Semiconductor Corporation | Controllable isotropic plasma etching technique for the suppression of stringers in memory cells |
US5444279A (en) * | 1993-08-11 | 1995-08-22 | Micron Semiconductor, Inc. | Floating gate memory device having discontinuous gate oxide thickness over the channel region |
JP2663887B2 (ja) * | 1994-11-29 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
KR19990003490A (ko) * | 1997-06-25 | 1999-01-15 | 김영환 | 반도체 소자의 산화막 형성방법 |
US6063713A (en) * | 1997-11-10 | 2000-05-16 | Micron Technology, Inc. | Methods for forming silicon nitride layers on silicon-comprising substrates |
JPH11154711A (ja) | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置の製造方法 |
US6686298B1 (en) | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
US6562684B1 (en) | 2000-08-30 | 2003-05-13 | Micron Technology, Inc. | Methods of forming dielectric materials |
US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
US6723599B2 (en) | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
JP4567396B2 (ja) * | 2004-08-10 | 2010-10-20 | セイコーインスツル株式会社 | 半導体集積回路装置 |
JP2006253311A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50142173A (ko) * | 1974-05-02 | 1975-11-15 | ||
JPS6273774A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | 半導体記憶装置の製造方法 |
JPS62131582A (ja) * | 1985-11-26 | 1987-06-13 | モトロ−ラ・インコ−ポレ−テツド | 丸いエツジを有する分離した中間層キヤパシタ |
JPS62160770A (ja) * | 1986-01-09 | 1987-07-16 | Toshiba Corp | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
US4878101A (en) * | 1986-12-29 | 1989-10-31 | Ning Hsieh | Single transistor cell for electrically-erasable programmable read-only memory and array thereof |
-
1988
- 1988-07-05 JP JP63167608A patent/JPH088311B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-03 US US07/374,788 patent/US5051794A/en not_active Expired - Lifetime
- 1989-07-05 KR KR1019890009524A patent/KR930000158B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR900002319A (ko) | 1990-02-28 |
JPH088311B2 (ja) | 1996-01-29 |
US5051794A (en) | 1991-09-24 |
JPH0216774A (ja) | 1990-01-19 |
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