KR19990003490A - 반도체 소자의 산화막 형성방법 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 산화막 형성방법에 관한 것으로, 특히 반도체 소자의 폴리실리콘으로 형성된 전극간의 전기적 절연을 위해 형성하는 반도체 소자의 산화막 형성방법에 관한 것이다
2.발명이 해결하려고 하는 기술적 과제
모서리 부분에서 발생되는 산화량의 감소를 방지하여 누설 전류의 발생 및 항복 전압의 감소를 방지한다.
3.발명의 해결방법의 요지
고온 및 질소 가스에 의해 희석된 산소 가스 분위기 하에서 산화공정을 실시한다.
4.발명의 중요한 용도
반도체 소자 제조공정
Description
본 발명은 반도체 소자의 산화막 형성방법에 관한 것으로, 특히 폴리실리콘으로 형성된 전극간의 전기적 절연을 위해 형성하는 반도체 소자의 산화막 형성방법에 관한 것이다.
일반적인 반도체 소자의 산화막 형성방법을 도 1a 내지 도 1c를 통하여 설명하면 다음과 같다.
도 1a는 실리콘 기판(1)상에 터널 산화막(3), 플로팅 게이트(4), 유전체막(5) 및 컨트롤 게이트 전극(6)을 순차적으로 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극 양측부의 상기 실리콘 기판(1)에 불순물 이온을 주입하여 소오스 및 드레인으로 이용될 접합부(2)를 형성한 상태의 단면도로서, 상기 플로팅 게이트(4) 및 컨트롤 게이트(6)는 폴리실리콘층을 형성한 후 850 내지 900℃의 온도에서 POCl3와 같은 불순물 이온을 주입하고 패터닝하여 형성한다.
도 1b는 900℃의 온도 및 100% 산소(O2) 가스 분위기하에서 열산화공정을 실시하여 상기 게이트 전극을 포함하는 전체 상부면에 산화막(7)을 형성한 상태의 단면도인데, 상기 산화 공정시 산화막에 인가되는 압축 스트레스에 의해 상기 플로팅 게이트(4) 및 컨트롤 게이트(6)의 모서리 부분(A)에서의 산화 량이 다른 부분에 비해 감소된다. 그러므로 상기 모서리 부분(A)의 산화막의 두께가 다른 부분보다 얇게 형성되는데, 여기서 도 1c는 상기 모서리 부분(A)의 산화막의 두께가 다른 부분에 비해 현저하게 얇게 형성됨을 보여주는 확대 단면도이다.
이후, 전체 상부면에 셀렉트 게이트 산화막(도시않됨) 및 셀렉트 게이트(도시않됨)를 순차적으로 형성하여 스프리트(Split) 구조를 갖는 플래쉬 메모리 셀의 형성을 완료한다. 그런데 상기와 같이 형성된 플래쉬 메모리 셀은 상기 셀렉트 게이트와 컨트롤 게이트 또는 상기 셀렉트 게이트와 플로팅 게이트간에 전위 차가 발생되는 경우 상기 모서리 부분(A)에 국부적으로 전기장이 집중되기 때문에 두께가 얇은 부분의 산화막을 통한 전류의 누설이 발생되거나 항복 전압이 감소되는 등의 문제점이 발생하며, 이와 같은 문제점으로 인해 플래쉬 메모리 셀은 데이터 보존 특성이 저하된다.
따라서, 본 발명은 플로팅게이트 및 컨트롤게이트 전극과 셀렉트 게이트 전극 사이의 전기적 절연을 목적으로 형성하는 산화막 형성조건을 조절하여 상기한 문제점을 해결할 수 있는 반도체 소자의 산화막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 소자의 산화막 형성방법에 있어서, 도전층 패턴이 형성된 실리콘 기판을 반응로 내부로 로드하는 제 1 단계와, 상기 제 1 단계로부터 상기 반응로 내부로 질소가스를 주입하면서 온도를 상승시키는 제 2 단계와, 상기 제 2 단계로부터 질소 가스에 의해 희석된 산소 가스 분위기하에서 산화공정을 실시하는 제 3 단계와, 상기 제 3 단계로부터 상기 실리콘 기판을 상기 반응로 외부로 언로드 시키는 제 4 단계로 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 산화막 형성방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 산화막 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 접합부
3 및 13 : 터널 산화막 4 및 14 : 플로팅 게이트
5 및 15 : 유전체막 6 및 16 : 컨트롤 게이트
7 및 17 : 산화막 8 및 18 : 셀렉트 게이트 산화막
9 및 19 : 셀렉트 게이트
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 산화막 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a는 실리콘 기판(11)상에 터널 산화막(3), 플로팅 게이트(4), 유전체막(5) 및 컨트롤 게이트 전극(6)이 순차적으로 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극 양측부의 상기 실리콘 기판(11)에 불순물 이온을 주입하여 소오스 및 드레인으로 이용될 접합부(12)를 형성한 상태의 단면도이다.
도 2b에 도시된 바와같이 전체 상부면에 산화막(17)을 형성하기 위하여, 상기 실리콘 기판(11)을 반응로 내부로 로드하는 동안 600 내지 800℃의 온도 및 질소가스 분위기를 유지한다. 이는 상기 실리콘 기판(11)이 로딩 되는 동안 저 품질의 산화막이 형성되는 것을 방지하기 위한 것이다. 로딩한 후 실재 산화공정 단계에 이르기 전에 산화막(17)이 성장되는 것을 방지하기 위하여 분당 10℃ 이상의 온도 상승률 및 분당 20Litter 이상의 질소 가스를 주입한다. 그리고 실재 산화공정 온도인 900 내지 1000℃를 형성하고 산소(O2)가스를 5% 이하의 농도를 갖는 질소(N2)가스로 희석시켜 산화공정을 실시하므로 모서리 부분(B)이 라운딩 처리된다.
도 2c는 상기 모서리 부분(B)이 라운딩 처리됨을 보여주는 확대 단면도이다.
상술한 바와같이 본 발명에 따른 산화조건을 사용하였을 경우 산화공정시 발생되는 산화막에서의 압력을 완화시켜 등방적으로 산화가 일어나기 때문에 플로팅 게이트 및 컨트롤 게이트 전극 각각의 모서리 부위가 라운딩 처리(B)되어 진다. 따라서 종래 보다 누설 전류가 감소되고 브레이크다운 전압값이 증가되어 플래시 메모리 소자의 전기적 특성이 향상되는 효과가 있다.
한편, 본 발명의 기술적 사상을 캐패시터에 적용시 전극의 모서리 부위가 라운딩 되어 누설 전류의 감소 및 리플래쉬(Refresh) 특성 향상을 가져올 수 있다.
Claims (5)
- 반도체 소자의 산화막 형성방법에 있어서, 도전층 패턴이 형성된 실리콘 기판을 반응로 내부로 로드하는 제 1 단계와, 상기 제 1 단계로부터 상기 반응로 내부로 질소가스를 주입하면서 온도를 상승시키는 제 2 단계와, 상기 제 2 단계로부터 질소 가스에 의해 희석된 산소 가스 분위기하에서 산화공정을 실시하는 제 3 단계와, 상기 제 3 단계로부터 상기 실리콘 기판을 상기 반응로 외부로 언로드 시키는 제 4 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 1 단계공정은 600 내지 800℃의 온도 및 질소 가스 분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제 1항에 있어서, 상기 제 2 단계 공정은 분당 10℃ 이상의 온도 상승률 및 분당 20Litter 이상의 질소 가스를 주입하는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 3 단계 공정은 900 내지 1000℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 3 단계 공정은 상기 산소(O2)가스를 5% 이하의 농도를 갖는 질소(N2)가스로 희석시키는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
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1997
- 1997-06-25 KR KR1019970027371A patent/KR19990003490A/ko not_active Application Discontinuation
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