JPH088311B2 - 紫外線消去型不揮発性半導体記憶装置 - Google Patents

紫外線消去型不揮発性半導体記憶装置

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JPH088311B2 JP63167608A JP16760888A JPH088311B2 JP H088311 B2 JPH088311 B2 JP H088311B2 JP 63167608 A JP63167608 A JP 63167608A JP 16760888 A JP16760888 A JP 16760888A JP H088311 B2 JPH088311 B2 JP H088311B2
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Description

【発明の詳細な説明】 ［発明の目的］ 産業上の利用分野） この発明はフローティングゲート及びコントロールゲ
ートからなる２層ゲート構造を有する紫外線消去型不揮
発性半導体記憶装置に関する。
（従来の技術） フローティングゲート及びコントロールゲートからな
る２層ゲート構造のMOSトランジスタをメモリセスとし
て備えた紫外線消去型不揮発性メモリ（以下、EPROMと
称する）では、メモリセルのフローティングゲートに選
択的に電荷、例えば電子を注入することによってデータ
のプログラムが行なわれ、紫外線の照射によってデータ
の消去が行なわれる。
このような２層ゲート構造のMOSトランジスタからな
るメモリセルにおけるデータの書き込みは、コントロー
ルゲートとドレイン領域とに高電圧を加え、ソース領域
とドレイン領域との間にチャネル領域のドレイン領域近
傍で電子、正孔対を発生させ、このうち電子をフローテ
ィングゲートに注入することにより行なわれる。データ
の読出しはコントロールゲートとドレイン領域とに読出
し電圧を加えることによって行なわれる。このデータの
読出し時では、予めフローティングゲートに電子が注入
されているメモリセルの場合には閾値電圧が上昇してお
り、コントロールゲートに読出し電圧を加えてもそのメ
モリセルはオンしない。他方、フローティングゲートに
電子が注入されていないメモリセルの場合には閾値電圧
が元の低い状態になっており、コントロールゲートに読
出し電圧を加えるとそのメモリセルはオンする。従っ
て、データ読出し時にはメモリセルに電流が流れるか否
かで記憶データが判定される。さらにデータの消去は紫
外線を照射することにより行なわれる。紫外線が照射さ
れることにより、フローティングゲートに蓄えられてい
た電子がエネルギーを得て、基板やコントロールゲート
に放出されることにより行なわれる。
このようなEPROMのメモリセルを微細化して高密度化
する際に、フローティングゲートと基板との間に存在す
るゲート絶縁膜は素子寸法のスケーリング・ダウンに伴
って薄膜化する必要が生じている。しかし、通常のMOS
トランジスタにおいてゲート絶縁膜を薄膜化すると、例
えば、1987年のIDEM（International Electron Device
Meeting）のTechnical Digestの第714頁にC.Chan等によ
って、同第718頁にT.Chan等によってそれぞれ報告され
ているように、ドレイン領域のエッジでリーク電流が増
大することが知られている。特にEPROMのメモリセルで
は、フローティングゲートに電子が注入されている場合
にそのポテンシャルが負になることから、上記のような
リーク電流の増大は顕著となる。さらにEPROMのメモリ
セルでは、このリーク電流により発生した正孔がフロー
ティングゲートに注入され、これにより予めフローティ
ングゲートに蓄えられていた電子が中和されたデータが
誤消去されたり、あるいは絶縁膜中に侵入した正孔が電
界を変化させることによりフローティングゲートから電
子が放出され易くなり、データが消去され易くなる等の
問題が発生する。
このような問題を解決するため、従来では第３図の断
面図で示すようなEPROMのメモリセルが考えられてい
る。図において、11はｐ型のシリコン半導体基板、12は
シリコン酸化膜、13はこのシリコン酸化膜12上に形成さ
れ例えば多結晶シリコンからなるフローティングゲー
ト、14はシリコン酸化膜、15はこのシリコン酸化膜14上
に設けられたシリコン窒化膜、16はこのシリコン窒化膜
15上に設けられたシリコン酸化膜、17はこのシリコン酸
化膜16上に形成され例えば多結晶シリコンからなるコン
トロールゲート、18及び19は上記フローティングゲート
13の両側に位置する基板11内に形成されたn+型拡散領域
からなるソース、ドレイン領域である。また、20は上記
コントロールゲート17の形成後に全体を酸化することに
よって形成される後酸化膜であり、この後酸化膜20の上
記フローティングゲート13の一方端部と上記ソース領域
18との間に存在する一部酸化膜20Aと上記フローティン
グゲート13の他方端部と上記ドレイン領域19との間に存
在する一部酸化膜20Bは、上記シリコン酸化膜12と共に
フローティングゲート13のゲート絶縁膜を構成してい
る。
すなわち、このメモリセルではフローティングゲート
13のゲート絶縁膜の端部に後酸化膜20の一部酸化膜20A
及び20Bを使用することにより、ドレイン領域のエッジ
で発生するリーク電流を低減化するようにしたものであ
る。しかも、このメモリセルではフローティングゲート
13とコントロールゲート17との間のゲート絶縁膜とし
て、シリコン酸化膜14,シリコン窒化膜15及びシリコン
酸化膜16からなるいわゆるONO膜を用いることにより、
絶縁耐圧を低下させずにゲート絶縁膜全体の膜厚を薄く
するようにしている。
ところで、紫外線の照射によってデータの消去を行な
う際にフローティングゲート13に蓄えられた電子が放出
される経路は、フローティングゲート13からコントロー
ルゲート17に至る経路と、フローティングゲート13から
基板11に至る経路との二通りがあることは前記した通り
である。しかし、この第３図のメモリセルのようにフロ
ーティングゲート13とコントロールゲート17との間のゲ
ート絶縁膜としてシリコン窒化膜を含む複合膜、例えば
ONOの３層膜等を用いると、フローティングゲート13か
らコントロールゲート17に電子が放出されにくくなる。
従って、このメモリセルではフローティングゲート13か
ら基板11に至る経路により電子を放出させなければなら
ない。しかし、紫外線が照射され、励起された電子は実
際には、フローティングゲート13の両端部に存在してい
る膜厚の厚い一部酸化膜20B,20Aを通過してソース領域1
8及びドレイン領域19に放出される。従って、第３図の
従来のメモリセルではデータ消去時にこの厚い一部酸化
膜20A,20Bを電子が通過することによって行なわれるの
で、紫外線照射によるデータの消去スピードが低下する
という欠点がある。
（発明が解決しようとする課題） このように従来では素子の微細化のためにゲート絶縁
膜の薄膜化を図り、それに伴ってフローティングゲート
の両端部でリーク電流の発生を防止するためのソース、
ドレイン領域と接する両端部でゲート絶縁膜の一部を厚
くするようにしている。ところが、データの消去時には
電子がこの膜厚が厚くされたゲート絶縁膜の部分を主に
通過するため、データの消去スピードが低下するという
欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、ゲート絶縁膜の薄膜化に伴ってド
レイン近傍で発生する正孔による信頼性の低下を防止す
ることができ、しかもデータの消去スピードの低下を最
小限に抑えることができる紫外線消去型不揮発性半導体
記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の紫外線消去型不揮発性半導体記憶装置は、
半導体基板表面のソース領域及びドレイン領域と、前記
基板上に設けられたコントロールゲートと、このコント
ロールゲートと前記半導体基板との間に設けられた電荷
蓄積用のフローティングゲートと、前記コントロールゲ
ートとフローティングゲートとを絶縁する第１絶縁膜
と、前記フローティングゲートと前記ソース，ドレイン
領域間の基板との間に薄い膜厚の領域であって、その領
域のうち前記フローティングゲートの両端部と前記基板
との間の領域が他の領域よりも厚く形成されているリー
ク電流低減用のゲート絶縁膜を有する第２絶縁膜とを具
備し、前記ドレイン領域側の前記リーク電流低減用のゲ
ート絶縁膜は厚く形成され、それに比べて前記ソース領
域側の前記リーク電流低減用のゲート絶縁膜は薄く形成
されていることを特徴とする。
（作用） 半導体基板とフローティングゲートとの間に存在して
いる第１の絶縁膜において、ドレイン領域側の端部にお
ける膜厚をソース領域側の端部における膜厚よりも厚く
することによって、ゲート絶縁膜の薄膜化に伴いドレイ
ン近傍で発生する正孔がフローティングゲートに注入さ
れにくくなる。他方、第１の絶縁膜のソース領域側の端
部における膜厚は比較的薄くすることにより、データ消
去時にはソース領域に電子が放出され易くなる。
（実施例） 以下、図面を参照してこの発明の実施例により説明す
る。
第１図はこの発明に係る紫外線消去型不揮発性半導体
記憶装置（EPROM）で使用されるメモリセルの端子構造
を示す断面図である。図において、11はｐ型シリコン半
導体基板、12はシリコン酸化膜、13はこのシリコン酸化
膜12上に形成され例えば多結晶シリコンからなるフロー
ティングゲート、14はシリコン酸化膜、15はこのシリコ
ン酸化膜14上に設けられたシリコン窒化膜、16はこのシ
リコン窒化膜15上に設けられたシリコン酸化膜、17はこ
のシリコン酸化膜16上に形成され例えば多結晶シリコン
からなるコントロールゲート、18及び19は上記フローテ
ィングゲート13の両側に位置する基板11内に形成された
n+型拡散領域からなるソース、ドレイン領域である。ま
た、20は上記コントロールゲート17の形成後に全体を酸
化することによって形成される後酸化膜であり、この後
酸化膜20の上記フローティングゲート13の一方端部と上
記ソース領域18との間に存在する一部酸化膜20Aと上記
フローティングゲート13の他方端部と上記ドレイン領域
19との間に存在する一部酸化膜20Bは、上記シリコン酸
化膜12と共にフローティングゲート13のゲート絶縁膜を
構成しており、かつフローティングゲート13の一方端部
とソース領域18との間に存在する一部酸化膜20Aの膜厚
（図中のt1）は、フローティングゲート13の他方端部と
ドレイン領域19との間に存在する一部酸化膜20Bの膜厚
（図中のt2）よりも薄くなるように設定されている。
すなわち、このメモリセルの場合にも第３図に示す従
来のメモリセルと同様に、フローティングゲート13とコ
ントロールゲート17との間のゲート絶縁膜として、シリ
コン酸化膜14,シリコン窒化膜15及びシリコン酸化膜16
からなるいわゆるONO膜を用いることにより、絶縁耐圧
を低下させずにゲート絶縁膜全体の膜厚を薄くするよう
にしている。また、このメモリセルではフローティング
ゲートゲート13のゲート絶縁膜の端部に後酸化膜20の一
部酸化膜20A及び20Bを使用することにより、フローティ
ングゲート13の両端部におけるゲート絶縁膜の膜厚をシ
リコン酸化膜12よりも厚くするものであるが、この実施
例の場合には後酸化膜20の一部酸化膜20Aと20Bと膜厚を
20B側が厚くなるように異ならせるようにしたものであ
る。
このような構成とすることにより、フローティングゲ
ート13とドレイン領域19との間に存在するゲート絶縁膜
はフローティングゲート13でデータを保持するのに充分
な膜厚にすることができる。このため、ドレイン領域19
の近傍で発生した正孔がフローティングゲート13に注入
され、これによりフローティングゲート13に蓄えられて
いた電子が中和されたり、あるいはフローティングゲー
ト13に到達しなくともゲート絶縁膜中にトラップされ、
その正孔が電界を弱めてフローティングゲートから電子
が放出され易くする、等の問題は全て回避することがで
きる。これによりメモリセルとしての信頼性低下を防止
することができる。
しかも、フローティングゲート13とソース領域18との
間に存在するゲート絶縁膜は、スケーリング・ダウンに
よるシリコン酸化膜12の薄膜化を補うに充分な耐圧を持
たせた上でフローティングゲート13からソース領域18に
対して電子を放出させるのに充分な膜厚にすることがで
きる。このため、データの消去時にはフローティングゲ
ート13からソース領域18に対する電子の放出を効率的に
行なうことができ、データの消去スピードの低下を最少
限に抑えることができる。
次に上記第１図のようなメモリセルを製造する場合の
一方法を第２図の断面図を用いて簡単に説明する。ま
ず、第２図（ａ）に示すように、基板11上にシリコン酸
化膜12、フローティングゲート13、シリコン酸化膜14、
シリコン窒化膜15、シリコン酸化膜16及びコントロール
ゲート17からなる積層構造を、熱酸化法、化学的気相成
長法と選択エッチング技術その組合わせを用いた周知の
方法で形成する。次に、第２図（ｂ）に示すように全体
を熱酸化することにより後酸化膜20をまず薄く形成す
る。このとき、フローティングゲート13の端部も酸化さ
れ、薄く形成された後酸化膜20による一部酸化膜20Aと2
0Bは均等な厚みをもって形成される。次に、第２図
（ｃ）に示すようにイオン注入法によりソース及びドレ
イン領域18,19を形成した後、上記積層製造のソース領
域18側のほぼ半分を耐酸化性膜21で覆う。その後、第２
図（ｄ）に示すように全体を熱酸化することにより、フ
ローティングゲート13のドレイン領域19側の端部が再度
酸化され、一部酸化膜20Aに比べて20Bはさらに厚く形成
される。その後、耐酸化膜21を剥離する。
なお、この実施例ではフローティングゲート12とコン
トロールゲート13との間の絶縁膜として、シリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜からなる３層構
造膜を用いる場合について説明したが、これに限定され
るものではなく、シリコン窒化膜とシリコン酸化膜から
なる複合膜であれば、データの消去の際にフローティン
グゲートからコントロールゲートへは電子が放出されに
くく、この発明を適用することによって問題を解決でき
る。また、後酸化膜を形成する方法も上記方法以外に種
々の方法があることは言うまでもない。
［発明の効果］ 以上説明したようにこの発明によれば、消去特性を劣
化させることなく、ゲート絶縁膜の薄膜化に伴うドレイ
ン近傍で発生する正孔による信頼性低下を防止する紫外
線消去型半導体記憶装置が提供できる。
【図面の簡単な説明】
第１図はこの発明に係る紫外線消去型半導体記憶装置の
一部の構造を示す断面図、第２図は第１図の装置の製造
工程を順次示す断面図、第３図は従来の紫外線消去型半
導体記憶装置のメモリセル構造を示す断面図である。 11……Ｐ型シリコン半導体基板、12,14,16……シリコン
酸化膜、13……フローティングゲート、15……シリコン
窒化膜、17……コントロールゲート、18……ソース領
域、19……ドレイン領域、20……後酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基板表面のソース領域及びドレイン
    領域と、前記基板上に設けられたコントロールゲート
    と、このコントロールゲートと前記半導体基板との間に
    設けられた電荷蓄積用のフローティングゲートと、前記
    コントロールゲートとフローティングゲートとを絶縁す
    る第１絶縁膜と、前記フローティングゲートと前記ソー
    ス，ドレイン領域間の基板との間の薄い膜厚の領域であ
    って、その領域のうち前記フローティングゲートの両端
    部と前記基板との間の領域が他の領域よりも厚く形成さ
    れているリーク電流低減用のゲート絶縁膜を有する第２
    絶縁膜とを具備し、 前記ドレイン領域側の前記リーク電流低減用のゲート絶
    縁膜は厚く形成され、それに比べて前記ソース領域側の
    前記リーク電流低減用のゲート絶縁膜は薄く形成されて
    いることを特徴とする紫外線消去型不揮発性半導体記憶
    装置。
  2. 【請求項２】前記第１の絶縁膜が、シリコン酸化膜とシ
    リコン窒化膜の複合膜で構成されている請求項１記載の
    紫外線消去型不揮発性半導体記憶装置。
JP63167608A 1988-07-05 1988-07-05 紫外線消去型不揮発性半導体記憶装置 Expired - Lifetime JPH088311B2 (ja)

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