KR920007101B1 - 전자교환기의 데이터 링크속도 정합장치 - Google Patents

Abstract

내용 없음.

Description

전자교환기의 데이터 링크속도 정합장치

제1a도, 제1b도는 데이터 링크의 기능적 배열을 나타낸 블록도.

제2a도, 제2b도는 종래의 데이터 링크속도 정합장치를 응용한 교환기의 구조도.

제3도는 본 발명은 적용한 공통선 신호장치의 구성도.

제4도는 본 발명을 적용한 패킷 교환장치의 구성도.

제5도는 본 발명의 구성을 나타낸 블록도.

제6a도, 제6b도, 제6c도, 제6d도, 제6e도는 제5도의 레지스터부의 데이터 구조를 나타낸 구조도.

* 도면의 주요부분에 대한 부호의 설명

31, 32, 33, 34 : 데이터 링크속도 정합소자

35 : 프로토콜 처리장치 정합부

36, 43 : 프로토를 처리장치 37, 42 : 타임스위치 정합부

38, 59 : 중앙처리장치 정합부 41 : 중앙처리장치

51 : 비트속도 변환부 52 : 패러티 발생 및 검사부

53 : 에러 검출부 54 : 클럭 발생부

55 : 루프 백 제어부 56 : 데이터 채널 정합부

57 : 타임스위치 정합부 58 : 레지스터부

본 발명은 전자교환기의 NO.7공통선 신호장치 및 패킷 교환장치에 사용되는 데이터 링크속도 정합장치에 관한 것으로 특히 ISDN교환 시스팀의 데이터 통신용 프로토콜 실현에 필수적인 7계층의 오픈 레이어 시스팀(OSI)중 레벨 1, 2, 3시스팀에서 레벨 1 기능 실현에 적합한 다양한 기능의 데이터 링크속도 정합장치에 관한 것이다.

제1도에서와 같이 데이터 링크는 동일한 데이터 속도로 운용되는 2개의 데이터 채널로 구성된 양방향 데이터 전송로로서 디지틀 데이터 링크와 아날로그 데이터 링크로 대별된다.

종래에 사용된 TDX-10공통선 신호장치는 제2a도에서와 같이 범용의 프로세서를 사용하여 프로토콜 처리장치를 구현한 경우로서 프로토콜 처리장치가 하나의 회로팩으로 구성되어 다수의 프로토콜 처리장치 회로팩을 이중화된 데이터 링크속도 정합장치 회로팩과 버스 형태로 연결한 구조로 교환기내에 데이터 링크 속도 정합장치로 응용하여 사용한 것이다.

또한 TDX-10패킷교환장치는 제2b도에서와 같이 최근에 시판되고 있는 상용의 프로토콜칩(X.25칩, NO.7칩)을 이용하여 프로토콜을 처리하는 경우로서 하나의 회로팩에 다수의 프로토콜칩과 데이터 링크속도 정합장치를 동시에 내장함으로써 고집적도의 시스팀을 구현한 것으로 데이터 링크속도 정합장치는 주문형 반도체화 하여야 구현이 용이하다.

본 발명은 상기한 두 가지의 구조를 모두 만족시킬 수 있는 주문형 반도체화가 용이한 데이터 링크속도 정합장치를 구현하는 것을 그 목적으로 한다.

따라서 본 발명은 상기한 목적을 달성하기 위해 전자교환기에 있어서, 다중화된 2.048Mbps(혹은 4.096 Mbps) 데이터를 타임 스위치로 전송하거나 타임 스위치로부터의 2.048Mbgs(혹은 4.096Mbgs) 데이터를 수신하기 위한 하이웨이 정합 및 2MCLK (혹은 4MCLK), 및 FS(혹은 FP)신호를 타임 스위치로부터 수신받기 위한 타임 스위치 정합수단, 상기 타임 스위치 정합수단에 연결되어, 64kbps 또는 56kbps로 수신되는 데이터를 다중화하여 2.048Mbps데이터 스트림으로 변환하여 주는 기능 및 역으로 상기 타임 스위칭 정합수단을 통해 입력되는 2.048Mbgs의 데이터를 64kbgs 또는 56kbps로 변환하여 주는 기능을 하는 비트 속도 변환수단, 상기 비트속도 변환수단에 연결되어 전송되거나 수신되는 데이터의 오류 감지를 위해 페러티 비트를 삽입하거나 검사하는 기능을 하는 페러티 발생 및 검사수단, 상기 비트속도 변환수단에 연결되어 상기 타임 스위치로부터 수신되는 2MCLK(혹은 4MCLK) 및 FS(혹은 FP)신호의 오류 발생시 이를 검출하는 에러검출수단, 상기 비트속도 변환수단과 타임스위치 정합수단에 연결되어 상기 타임 스위치로부터 제공받는 2MCLK(혹은 4MCLK) 및, FS(혹은 FP)신호를 이용하여 데이터 다중화 및 역다중화를 위하여 필 요한 신호를 발생시켜 주는 클럭 발생수단, 상기 비트속도 변환수단에 연결되어 신호단말 혹은 X.25프로토콜 칩이 64Kbps 혹은 56Kbps로 데이터 송수신이 가능하도록 하는 데이터 채널 정합수단, 상기 비트속도 변환수단에 연결되어 송신 타임 슬롯과 수신 타임슬롯을 연결할 수 있도록 타임 스위치의 입력단 신호링크와 출력단 신호링크사이의 데이터 통로가 되는 게이트 회로를 개폐시키는 신호를 발생시켜, 자국 혹은 상대국 교환기의 신호단말 혹은 X.25프로토콜칩이 송신 데이터와 수신 데이터가 동일한가를 비교하여 데이터 링크 전송로상의 에러발생 유무를 감지할 수 있도록 루우프백 기능을 수행하는 루우프백 제어수단, 상기 루우프백 제어수단, 상기 클럭 발생수단, 상기 비트속도 변환수단, 상기 패러티발생 및 검사수단, 상기 에러 검출수단에 각각 연결되어 외부 마이크로 프로세서가 기능 선택 데이터를 써 주기 위한 회로로 구성된 레지스터 수단, 및 상기 레지스터 수단과 연결된 외부 마이크로 프로세서와의 정합을 위한 중앙처리장치 정합수단으로 구성되어 교환기의 공통선 신호장치 및 패킷 교환장치에 공용으로 적용될 수 있도록 하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제3도는 본 발명을 적용한 공통선 신호장치의 구성도, 제4도는 본 발명을 적용반 패킷 교환장치의 구성도, 제5도는 본 발명의 구성을 나타낸 블록도, 제 6도(a9는 제5도의 상태 레지스터(ST-R)의 데이터 구조를 나타낸 구조도, 제6b도는 제5도의 제어 레지스터(CTR-R)의 데이터 구조를 나타낸 구조도, 제6c도는 제5도의 데이터 반전 선택레지스터(IS-R)의 데이터 구조를 나타낸 구조도, 제6d도는 제5도의 루우프 백 레지스터(LC-R)의 데이터 구조를 나타낸 구조도, 및 제6e도는 제5도의 전송속도 선택 레지스터(RS-R)의 데이터 구조를 나타낸 구조도로서, 31, 32, 33, 34는 데이터 링크속도 정합장치, 35는 프로토를 처리장치 정합부, 36, 43은 프로토콜 처리장치, 37, 42은 타임 스위치 정합부, 38, 59는 중앙처리장치 정합부, 41은 중앙처리장치, 51은 비트속도 변환부, 52는 패러티 발생 및 검사부, 53은 에러 검출부, 54는 클럭 발생부, 55는 루우프백 제어부, 56는 데이터 채널 정합부, 57은 타임 스위치 정합부, 58은 레지스터부를 각각 나타낸다.

데이터 링크속도 정합소자를 적용한 공통선 신호장치는 제3도에서 도시한 바와 같이 주문형 반도체화한 4개의 데이터 링크속도 정합소자(0, 1, 2, 3) (31, 32, 33, 34), 프로토콜 처리장치 정합부(35), 중앙처리장치 정합부(38), 타임스위치 정합부(37), 32개의 프로토콜 처리장치(0,……,31)(36)로 구성된다. 데이터 링크속도 정합소자(31, 32, 33, 34)는 각 신호 단말로부터 출력되는 신호 링크를 8채널 단위로 집선하여 4개의 집선그룹으로 1개의 서브 하이웨이를 구성한 2.048Mbps신호군으로 다중화한 후 타임 스위치의 입력단으로 인가되도록 하여 원하는 트렁크 회로를 거쳐 상대 교환기로 신호 메시지가 전달되도록 하는 레벨 1 기능을 수행한다. 또한 역으로 타임 스위치로부터 입력되는 2.048Mbps 속도의 데이터를 역다중화하여 각 신호단말의 수신 단자로 데이터를 전송하여 주는 기능도 수행한다. 데이터 링크속도 정합소자(31, 32, 33, 34)는 신호단말과 연결되는 64Kbps(또는 56Kbps)의 물리적인 데이터 링크와 타임 스위치 유니트와 연결되는 2Mbps의 PCM 하이웨이 (highway) 사이에서 전송속도 정합 기능을 수행하며 유지보수 기능은 신호단말 마스터의 제어를 받아 수행한다. 또한 데이터 링크속도 정합소자(31, 32, 33, 34)는 전송 속도 정합기능을 위해 8개의 신호단말에 기존 전송클럭(64㎑)을 공급하며, 64Kbps(또는 56Kps)데이터 스트림(stream)과 2Mbps의 PCM하이 웨이 사이에서 멀티 플랙싱 기능을 수행한다.

또한 데이터 링크속도 정합소자(31, 32, 33, 34)는 유지보수 기능의 수행을 위해 임의의 신호단말로부터 출력되는 데이터에 대해 타임 스위치 유니트로 송출되기 전 단계에서 해당 채널만 로컬 루우프백하여 데이터 링크속도 정합 소자의 이상 유무를 검증할 수 있고 타임 스위치로부터 입력되는 데이터를 해당 채널만 소프트웨어의 제어로 리모우트 루우프백하여 전송로상의 이상 유무를 검증할 수 있게 구성하여 운용의 용이성을 기할 수 있게 설계하였다. 또한 전송되는 데이터의 신뢰도 향상을 위해 패러티(parity) 비트의 추가 및 검사기능을 수행하여 전송로상에서의 오류 유무를 감지하여 시스팀의 정상 동작 여부를 신속히 파악하여 조처할 수 있게 하였다. 이때 이븐(even) 및 오드(odd) 페러티의 선택을 소프트웨어적으로 선택할 수 있게 하여 시스팀이 요구하는 바에 따라 실현이 가능하도록 되어있다.

데이터 링크속도 정합소자을 적용한 패킷교환장치는 제4도에서 도시한 바와 같이 주문형 반도체화한 데이터 링크속도 정합소자(31), 타임 스위치 정합부(42), 8개의 프로토콜 처리장치(0,……7)(43), 및 중앙처리장치(41)로 구성되어 있다.

데이터 링크속도 정합소자(31)는 패킷 기능 수행을 위한 X.25프로토콜 처리장치(43)로부터 출력되는 패킷 데이터의 신호링크를 8개의 링크 단위로 집선하여 1개의 회로팩을 구성하며 4개의 회로팩으로 1개의 서브 하이웨어를 구성하여 2.048Mbps신호군으로 다중화 한후 타임 스위치의 입력단으로 인가하여 준다. 데이터 링크속도 정합소자(31)는 X.25프로토콜 처리장치(43)와 연결되는 64Kbps(또는 56Kbps)의 물리적인 데이터 링크와 타임 스위치 유니트와 연결되는 2Mbps의 PCM하이웨이 사이에서 전송속도 정합기능을 수행하며 유지보수 기능은 회로팩 내부에 실장된 중앙처리장치(41)의 제어를 받는다. 데이터 링크속도 정합소자(31)는 전송 속도 정합 기능을 위해 X.25프로토콜 처리장치(43)에 패킷 데이터 송수신을 위한 기준 전송 클럭 (64㎑ 혹은 56㎑)을 공급하며 64kbps(또는 56kbps)데이터 스트림(stream)과 2Mbps의 PCM하이 웨이 사이에서 멀티 플랙싱 및 디멀티 플랙싱 기능을 수행한다.

데이터 링크속도 정합소자는 제5도에서 도시한 바와 같이 비트속도 변환부(51), 패러티 발생 및 검사부(52), 에러 검출부(53), 클럭 발생쿠(54), 루우프백 제어부(55), 데이터 채널정합부(56), 타임 스위치정합부(57), 레지스터부(58), 중앙처리장치정합부(59)로 구성된다.

비트속도 변환부(51)는 데이터 채널 정합부(56) 및 타임스위치 정합부(57)에 연결되어 64Kbps(또는 56 Kbps)로 수신되는 데이터를 다중화하여 2.048Mbps데이터 스트림으로 변환하여 주는 기능 및 역으로 타임 스위치정합부(57)를 통해 입력되는 2.048Mbps의 데이터를 64Kbps(또는 56Kbps)로 변환하여 주는 기능을 담당한다.

한편 제어 레지스터(CTR-R)의 클럭선택 제어모드를 4M모드로 선택하였을 경우에는 비트 속도 변환부(51)는 64Kbps(또는 56Kbps)로 수신되는 데이터를 다중화하여 패러티 비트를 삽입한 후 4Mbps로 변환하여 전송하며 역으로 4Mbps데이터 수신시에는 전송로상의 오류를 감지하기 위해 패러티 검사기능을 수행하며 이때 이븐(even) 패러티 혹은 오드(odd)패러티를 사용할 것인가의 여부는 시스팀이 요구하는 바에 따라 프로그램적으로 선택할 수 있게 구성하였다.

루우프백 제어부(55)는 상기 비트속도 변환부(51)에 연결되고 레지스터부(58)의 루우프백 제어 레지스터(LC-R)의 제어를 받아 송신타임 슬롯과 수신 타임 슬롯을 연결할 수 있도록 타임 스위치의 2Mbps입력단 신호 링크과 2Mbps출력단 신호 링크사이의 데이터 통로가 되는 게이트 회로를 개폐시켜 주는 신호를 발생 시켜 수신한 데이터와 수신할 데이터가 동일한가를 비교하여 데이터 링크 전송로 상의 에러 발생유무를 감지할 수 있으며 동시에 여러 타임슬롯을 루우프백 시킬 수 있다.

또한 로우컬 루우프백 및 리모우트 루우프백 기능을 선택하여 수행 할 수 있도록 구성되어 전송로 상의 에러발생위치를 보다 더 정확하게 감지할 수 있도록 구성되어 신뢰성 및 유지보수 기능을 향상시킨 구조로 설계하였다. 데이터 채널 정합부(56)는 신호단말 혹은 X.25프로토콜 장치와의 64Kbps(혹은 56Kbps) 데이터 송수신이 가능하도록 하는 기능을 제공하는 회로로 클럭공급 및 PE(Parallel Enable)신호, 송신 데이터 라인 및 수신 데이터 라인 등이 이에 속한다.

중앙 처리장치 정합부(59)는 마이크로 프로세서와의 정합을 위한 회로로서 레지스터부(58)에 연결되어 중앙처리장치 제어데이터를 써주는 기능 및 속도 정합소자의 내부 상태를 읽어보기 위한 기능등을 수행한다.

타임스위치 정합부(57)은 비트속도 변환부(51)에 연결되어 다중화된 2.048Mbps(혹은 4.096Mbps) 데이터를 타임 스위치로 전송 및 타임 스위치로부터의 2.048Mbps(혹은 4.096Mbps)데이터를 수신하기 위한 하이웨이 정합 및 2MCLK(혹은 4MCLK) 및 FS(혹은 FP)신호를 타임 스위치로부터 수신받기위한 회로이다.(FS : 2Mbps의 동기신호, FP : 4Mbps의 동기신호)

클럭 발생부(54)는 비트속도 변환부(51)와 타임스위치 정합부(57)에 연결되어 타임 스위치로부터 제공받는 2MCLK(혹은 4MCLK) 및 FS(흑은 FP)신호를 이용하여 데이터 다중화 및 역다중화를 위하여 필요한 신호를 발생시켜 주기 위한 회로이다.

에러 검출부(53)는 비트속도 변환부(51)에 연결되어 타임 스위치로부터 수신하는 2MCLK(혹은 4MCLK) 및 FS(혹은 FP)신호의 오류 발생시 이를 검출하기 위한 회로이다.

패러티 발생 및 검사부(52)는 비트속도 변환부(51)에 연결되어 전송되는 데이터의 오류감지를 위해 패러티 비트를 삽입하여 전송하며 마찬가지로 수신되는 데이터에 패러티 검사기능을 수행하여 오류 발생유무를 검사하기 위한 회로이다.

레지스터부(58)는 외부 마이크로 프로세서가 기능 선택 데이터를 써주기 위한 회로로서 상태 레지스터(ST-R : Status Register), 제어 레지스터(CTR-R : Control Register), 데이터 반전 선택 레지스터(IS-R : Inversion Selection Register), 전송속도 선택 레지스터 (RS-R : Rate Selection Register), 루우프백 제어레지스터(LC-R : Loopback Control Register)로 구성되어 있으며 각 기능과 각 레지스터의 데이터 내용을 제6도를 참조하여 나타내면 다음과 같다.

상태 레지스터(ST--R)는 에러 검출부(53)와 클럭발생부(54)에 연결되어 프레임 동기신호의 수신 여부, 를럭신호 에러 유무 및 패러티에러상태를 감지하고 있는 레지스터이다. 데이터 링크속도 정합소자는 속도 변환기능 수행을 위한 기준 신호로서 타임 스위치로부터의 프레임 동기신호(FS 또는 FP) 및 클럭신호(2 ㎒ 또는 4㎒)를 수신하여 수행하게 되는데 이들 신호의 오류시 동작 기능 수행의 오류가 발생함으로 외부 마이크로 프로세서는 이들 신호의 정상 수신 여부를 감시할 필요가 있다. 외부 마이크로 프로세서가 상태 레지스터를 읽어 보아 데이터 링크속도 정합소자의 정상 동작 유무를 파악할 수 있게 하여 프로세서와의 정합을 용이하게 실현하였다.

데이터 링크속도 정합소자가 속도 정합기능을 수행하기 위해서는 2MCLK(또는 4MCLK), FS(또는 FP) 를 공급받아야 하는데, 상태 레지스터는 이의 정상 수신 여부 및 4M모드로 동작시 패러티 에러 유무를 감지하여 오동작시 인터럽트 단자를 통해 외부 마이크로 프로세서에 인터럽트를 발생시켜 준다. 이때 외부 마이크로 프로세서는 중앙처리장치상태 레지스터를 읽어 보아 오류의 종류를 판별할 수 있다.

제어 레지스터(CTR-R)는 루우프백 제어부(55), 패러티 발생 및 검사부(52), 클럭발생부(54)에 연결되어 데이터 링크속도 정합소자의 동작모드를 결정해 주는 레지스터로 타임 슬롯 그룹 선택기능, 오드(odd)/ 이븐(even)패러티 선택기능, 2M/4M모드선택기능, 상태 레지스터 클리어 기능, 인터럽트 인에이블/디스에이블 기능, 로컬/리모우트 루우프백 선택기능, 데이터 링크속도 정합소자의 리셋시 동일 그룹 선택으로 인한 서브하이웨이의 충돌을 방지하기 위한 기능을 수행한다.

제어 레지스터 내의 데이터중 Dl, DO 및 D7에서 타임슬롯 그룹 선택비트로 Dl, DO를 사용하는데 00,01, 10,11로 셋팅하여 타임슬롯 그룹 0(TS0-7), 타임슬롯 그룹 1(TS8-15), 타임 슬롯그룹 2(TS16-23), 타임슬롯 그룹 3(TS24-31)을 선택할 수 있다. 선택된 타임 슬롯그룹의 전송시간 동안에 TSENB단자를 통해 인에이블 신호가 나와 외부 게이트의 개폐에 사용할 수 있다.

운용에 있어서는 데이터 링크속도 정합소자 4개를 사용하여 타임슬롯 그룹 선택을 달리해 주어 32개 타임 슬롯으로 구성된 하나의 서브하이웨이를 구성할 수 있다. TSEN비트(제어 레지스터내의 D7비트)는 이와 같이 구성될 경우 파우어 온 리셋(Power-on reset)시 4개의 데이터 링크속도 정합소자가 같은 타임슬롯 그룹선택(리셋시 Dl, DO가 00 : 타임슬롯 그룹 0)으로 인한 TSENB의 충돌을 방지하기 위해 사용된다.

제어 레지스터내의 데이터중 D2는 패러티 선택 비트로서 패러티 생성은 순수 데이터 8비트에 대해 발생하며 더미 비트는 패러티에 영향을 미치지 않는 0으로 삽입한다. 오드(odd)패러티 선택시 패러티 포함 16비트의 1의 갯수가 홀수가 되게 패러티 비트를 삽입하며 이븐(even) 패러티 선택시 패러티를 포함한 16비트의 1의 갯수가 짝수가 되게 패러티 비트를 삽입하여 준다.

패러티 검사는 16비트에 대해서 수행한다. 오드(odd) 패러티 모드인 경우 패러티 비트를 포함한 16비트 중에 1의 갯수가 홀수가 되는가를 검사하고 이븐 패러티에 대해서는 1의 갯수가 짝수가 되는가를 검사하여 패러티 에러일 경우 상태 레지스터(ST-R)의 D2(패러티 에러폴트)를 셋팅한다.

제어 레지스터내의 데이터 중 D3는 클럭선택 비트로서 기본클럭으로 2㎒ 또는 4㎒중 어떤 것을 선택할 것인지를 결정하여 준다. 2M모드로 동작시 한 타임슬롯은 8비트로 구성되며 TSU(Time Switch Unit)와의 전송속도는 2.048Mbps이며 기본 클럭으로 2MCLK와 FS를 내부적으로 선택한다. 2MCLK 혹은 FS가 정상 수신되지 않을 경우 2M 폴트(fault), FS폴트 비트가 셋(set)되며 인터럽트를 발생한다. 2티모드시에 패러티 비트 폴트는 관련이 없다. 4M 모드로 동작시에는 4MCLK, FP를 선택하여 4MCLK 혹은 FP의 비공급시 4M폴트, FP폴트 비트가 셋되며 인터럽트를 발생한다. 4M모드로 동작시에 서브하이웨이상의 1타임 슬롯은 16비트로 구성되며 데이터 구성은 다음과 같다.

16비트=8데이터 비트+7더미 비트(0000000)+1패러티 비트(LSB)전송시에는 8데이터비트에 대한 패러티를 생성하여 LSB의 위치에 삽입하여 전송하며, 수신시에는 더미비트를 포함시킨 16비트에 대한 패러티검사를 한다.

제어 레지스터의 데이터 중 D4는 SRC(Status Register Clear)비트로서 외부 중앙제어장치가 상태 레지스터(ST-R)의 고장상태를 읽어 본 후 상태 레지스터(ST-R)를 클리어(SRC=1)시키기 위한 비트이다. 외부 중앙제어장치는 상태 레지스터 (ST-R)를 클리어 시킨 후 SRC비트를 원상 복구(SRC=0)시켜야 한다. 원상 복구하지 않으면 다음에 고장이 발생할 경우 상태 레지스터(ST-R)에 고장의 상태를 기록하지 못한다.

제어 레지스터내의 데이터중 D5는 IRE(Interrupt Enable) 비트로서 인터럽트를 인에이블/디스에이블시켜 주기위한 비트인데 에이블인 경우 데이터 링크속도 정합소자의 동작 오류로 인한 고장(CLK폴트, FS폴트, 패러티 에러폴트)이 발생하면 외부 중앙처리장치로 인터럽트를 걸어주나, IRE 비트를 디스에이블시켜 두면 고장 발생시에도 인터럽트가 발생하지 않는다. 또한 인터럽트 발생시 INTRB가 로직 0상태로 되며 인터럽트 서비스 루우틴에서 외부 CPU는 IRE비트를 0으로 셋하여 (INTRB=1) 더 이상의 인터럽트 발생을 금지시킨 후 고장을 수리한다. 그후 다시 IRE비트를 1로 셋하여 새로운 인터럽트를 발생시킬 수 있도록 한다.

끝으로 D6비트는 로컬/리모우트 루우프백을 선택하기 위한 비트인데 LC-R(Loopback Control Register)과 연관하여 각 채널별로 루우프백 시험도 가능하다.

데이터 반전 선택 레지스러(IS-R)는 비트 속도 변환부(51)에 연결되어 타임 스위치로 전송 및 수신되는 데이터를 채널별로 선택하여 반전시켜 주기 위한 회로로서 8개의 채널에 개별적인 데이터 반전선택 기능을 갖는다. 즉 RxO-Rx7의 데이터를 반전시켜 TxD로 전송하고, RxD의 데이터를 반전시켜 TxO-Tx7로 송출하는 기능을 수행하며 각 채널별로 선택이 가능하다.

루우프백 제어 레지스터(LC-R)는 루우프백 제어부(55)에 연결되어 루우프백 채널을 선택하기 위한 레지스터인데 각 채널별로 동시에 여러 채널 루우프백 시험 및 로컬 혹은 리모우트 루우프백 선택이 가능하게 구성되어 효율성을 기할 수 있다.

전송속도 선택 레지스터(RS-R)는 비트속도 변환부(51)에 연결되어 신호 단말(혹은 X.25프로토콜 처리 장치)과의 물리적인 데이터 송수신 속도를 64Kbps(혹은 Sskbps)로 선택하기 위한 레지스터로서 56Kbps데이터 송신시에는 56Kbps속도의 유효 데이터에 더미(dummy)비트를 추가하여 64Kbps속도의 데이터로 변환 하여 다중화하며 역으로 56Kbps데이터 수신시에는 64kbps속도의 데이터에서 더미(dummy) 비트를 추출한 56kbps속도의 유효 데이타를 신호단말이 수신할 수 있도록 채널별 전송속도에 따라 64㎑ 혹은 56㎑의 클럭을 데이터 채널의 CLKO-CLK7에 공급한다.

본 발명은 신호 단말기에서 보내는 데이타의 전송 속도 변환이 용이한 구조로 구성되었고 기능 선택 및 유지보수 등을 내부 기능 레지스터의 제어로 실현함으로써 외부 하드웨어의 구성을 줄여회로의 간결성을 기하여 밀집도를 향상시켜 실현하였다. 또한 여러가지 기능 실현의 제어를 하드웨어의 변경이 없이 소프트웨어로 선택이 가능하므로 향후 종합 정보 통신망을 고려한 No.7 공통선 신호장치 및 패킷 교환장치의 데이터 링크속도 정합장치의 기능 실현에 융통성 있게 대처할 수 있는 이점이 있다.

Claims (7)

1. 전자교환기에 있어서, 다중화된 2.048Mbps(혹은 4.095Mbps)데이터를 타임 스위치로 전송하거나 타임 스위치로부터의 2.048Mbps(혹은 4.096Mbps)데이터를 수신하기 위한 하이웨이 정합 및 2MCLK(혹은 4MCLK), 및 FS(혹은 FP)신호를 타임 스위치로부터 수신 받기 위한 타임 스위치 정합수단(57), 상기 타임 스위치 정합수단(57)에 연결되어, 64Kbps 또는 56Kbps로 수신되는 데이터를 다중화하여 2.048Mbps데이터 스트림으로 변환하여 주는 기능 및 역으로 상기 타임 스위치 정합수단(57)을 통해 입력되는 2.048Mbps 데이터를 64Kbps 또는 56kbps로 변환하여 주는 기능을 하는 비트 속도 변환수단(51), 상기 비트 속도 변환 수단(51)에 연결되어 전송되거나 수신되는 데이터의 오류 감지를 위해 패러티 비트를 삽입하거나 검사하는 기능을 하는 패러티 발생 및 검사수단(52), 상기 비트속도 변환수단(51)에 연결되어 상기 타임 스위치로부터 수신되는 2MCLK(혹은 4MCLK) 및 FS(혹은 FP)신호의 오류 발생시 이를 검출하는 에러 검출수단(53), 상기 비트 속도 변환수단(51)과 타임 스위치 정합수단(57)에 연결되어 상기 타임 스위치로부터 제공 받는 2MCLK(혹은 4MCLK) 및, FS(혹은 FP)신호를 이용하여 데이터 다중화 및 역다중화를 위하여 필요한 신호를 발생시켜 주는 클럭 발생수단(54), 상기 비트속도 변환수단(51)에 연결되어 신호단말 혹은 X.25 프로토콜칩이 64Kbps 혹은 56Kbps데이터 송 수신이 가능하도록 하는 데이터 채널 정합수단(56), 상기 비트속도 변환수단(51)에 연결되어 송신 타임 슬롯과 수신타임 슬롯을 연결할 수 있도록 타임 스위치의 입력단 신호링크와 출력단 신호링크 사이의 데이터 통로가 되는 게이트 회로를 개폐시키는 신호를 발생시켜, 자국 혹은 상대국 교환기의 신호단말 혹은 X.25프로토콜칩이 송신데이타와 수신데이터가 동일한가를 비교하여 데이터 링크 전송로상의 에러 발생 유무를 감지할 수 있도록 루우프백 기능을 수행하는 루우프백 제어수단(55), 상기 루우프백 제어수단(55), 상기 클럭 발생수단(54), 상기 비트속도 변환수단(51), 상기 패러티 발생 및 검사수단(52), 상기 에러 검출수단(53)에 각각 연결되어 외부 마이크로 프로세서가 기능 선택 데이터를 써주기 위한 회로로 구성된 레지스터 수단(58), 및 상기 레지스터 수단(58)에 연결된 외부 마이크로 프로세서와의 정합을 위한 중앙처리장치 정합수단(59)으로 구성되어 교환기의 공통선 신호장치 및 패킷 교환장치에 공용으로 적용될 수 있도록 하는 것을 특징으로 하는 데이터 링크속도 정합장치.
2. 제1항에 있어서, 상기 레지스터수단(58)은 상태 레지스터(ST-R), 제어 레지스터(CTR-R), 데이터 반전 선택 레지스터(IS-R), 전송속도 선택레지스터(RS-R), 루우프백 제어 레지스터(LC-R)로 구성되어 있는 것을 특징으로 하는 데이터 링크속도 정합장치.
3. 제2항에 있어서, 상기 상태 레지스터(ST-R)는 8비트중 제1비트(DO)에 프레임 동기신호의 정상수신 여부를 나타내는 데이터를, 제2비트(Dl)에 클럭신호의 정상수신 여부를 나타내는 데이터를, 제3비트(D2)에 패러티 에러 유무상태를 나타내는 데이터를 각각 저장하는 것을 특징으로 하는 데이터 링크속도 정합장치.
4. 제2항에 있어서, 상기 제어 레지스터(CTR-R)는 제1비트(D0) 및 제2비트(Dl)에 타임슬롯(TS)그룹 선택을 위한 데이터를, 제3비트(D2)에 패러티 선택을 위한 데이터를, 제4비트(D3)에 클럭선택을 위한 데이터를, 제5비트(D4)에 상태 레지스터 (ST-R)의 클리어(clear)를 위한 데이터를, 제6비트(D5)에 인터럽트 인에이블/디스에이블 선택을 위한 데이터를, 제7비트(D6)에 로컬/리모우트 로우프백 선택을 위한 데이터를, 제8비트(D7)게 타임슬롯 인에이블/디스에이블 선택을 위한 데이터를 각각 저장하는 것을 특징으로 하는 데이터 속도 정합장치.
5. 제2항에 있어서, 상기 데이타 반전선택 레지스터 (IS-R)는 각 비트(DO 내지 D7)에 송수신 데이터를 각 채널(CHO 내지 CH7)별로 선택하여 반전시켜 주기위한 데이터를 각각 저장하는 것을 특징으로 하는 데이터 속도 정합장치.
6. 제2항에 있어서, 상기 전송속도 선택 레지스터(RS-R)는 각 비트(DO 내지 D7)에 각 채널(CHO 내지 CH7)별로 데이터 송수신 속도를 선택하기 위한 데이터를 각각 저장하는 것을 특징으로 하는 데이터 속도 정합장치.
7. 제2항에 있어서, 상기 루우프백 제어 레지스터(LC-R)는 각 비트(DO 내지 D7)에 각 채널(CHO 내지 CH7)별로 루우프백/논 루우프백(Non-Loop-back)선택을 위한 데이터를 저장하는 것을 특징으로 하는 데이터 속도 정합장치.

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