KR910020549A - 부스(Booth) 알고리즘을 사용하는 병렬 승산기 - Google Patents

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Abstract

내용 없음

Description

부스(Booth) 알고리즘을 사용하는 병렬 승산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 이 발명에 따른 병렬 승산기를 나타낸 다이어그램, 제5도는 월락 트리의 구조를 나타낸 다이어그램으로서 (A)는 일반적인 월락 트리의 구조, (B)는 이 발명에 따른 수정형 월락트리의 구조, 제7도는 이 발명에 따른 병렬 승산기에서 마지막 연산시 사용되는 하이브리드 프리픽스(Hybird prefix) 가산기이다.

Claims (29)

  1. 승부(Y)의 비트값을 부스 알고리즘으로 연산하여 부호화된 신호를 출력시키는 수정형 부스 부호기(MBE)와, 상기 수정형 부스부호기(MBE)에 연결되고 피승수(X)의 값과 수정형 부스 부호기(MBE)의 부호화된 신호를 연산시켜 부분곱을 생성시키고 부분곱들을 스킵간격만큼씩 이동시켜 더하는 스킵 배열(SAP)과, 상기 스킵 배열(SAP)에 연결되어 스킵배열에서 출력된 2진비트들을 고속으로 가산시키는 수정형 월락트리(MBT)와, 상기 수정형 월락트리(MWT)에 연결되어 수정형 월락트리에서 연산되어 출력된 두행의 값을 가산시키는 하이브리드 프리픽스 가산기(HPA)와, 로 구성된 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  2. 제1항에 있어서, 스킵 배열(SAP)는 n/2개의 부분곱행을 수행하는 제1행 피연산자 가산셀(SL11)내지 제8행 피연산자 가산셀(CL18)로 구성되고, 상기 각각의 제1행 내지 제8행 피연산자 가산셀(CL11∼CL18)은 3(log(n/2))스킵되어 다음행의 피연산자 가산셀(CL3∼CL18)과 연산처리되게 구성한 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  3. 제1항에 있어서, 수정형 월락트리(MWT)는 스킵 배열(SAP)에서 연산된 연산값(P0-P8)이 입력되는 전가산기 (61)(71)(81)와, 상기 전가산기 (61)(71)(81)의 출력측에 연결되어 풀가산기(61)(71)(81)에서 가산된 값의올림수(C)들을 가산시키는 전가산기(91)와, 상기전가산기(61)(71)(81)의출력측에 연결되어 전가산기(61)(71)(81)에서 가산된 합(S)들을 가산시키는 전가산기(92)와, 상기 전가산기(91)(92)이 출력측에 연결되어 전가산기(91)의 합(S)과 전가산기(91)(92)이 올림수(C)들을 가산시키는 전가산기(93)와, 전가산기(92)(93)의출력측에 연결되어, 전가산기(93)와, 전가산기(92)(93)의 출력측에 연결되어 전가산기(93)이 올림수(C)와 전가산기(92)(93)의 합(S)들을 가산시키는 전가산기(94)와,로 구성된 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  4. 제1항에 있어서, 하이브리드 프리픽스 가산기(HPA)는 pg셀, bp셀, white셀, sum셀들을 포함하고 다음과 같은 식들을 만족하는 회로들로 구성된 스킵배열과 수정형 월락트리를 사용하는 병렬승산기.
  5. ⅰ) pg셀
  6. (pi.1)′=(ai+bi)′
  7. (gi.1)′=(ai·bi)′
  8. ⅱ) bp셀
  9. (pj.2k+1)′=(pi.2k·pj.2k)′
  10. (gj.2k+1)′=(gi.2k·gj.2k+gj.2k)′
  11. ⅲ) bn셀
  12. pj.2k=((pi.2k-1)′+(pj.k-1)′)
  13. pj.2k=((pi.2k-1)′+(pj.k-1)′(gj.2k-1)′)′
  14. ⅳ) white셀
  15. pi.k=(pi.k-1)′
  16. gi.k=(gi.k-1)′
  17. ⅴ) sum셀
  18. si=((ci+(pi.1)′-(ci-1)')((gi.1)′+(ci-1)′))′
  19. 제1항 또는 제2항에 있어서, 스킵 배열(SAP)의 스킵 간격은 n/2(2log(n/2)이고, n/2개의 부분곱행은 n(2log(n/2))개씩 하나의 군을 형성시키도록 구성하여 스킵 횟수는 log(n/2)-3이고, 시킵배열의 계산시간은 log(n/2)-2가 되게한 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  20. 제3항에 있어서, 수정형 월락트리(MWT)는 스킵 배열(SAP)의 연산값을 가산하는 전가산기(61)(71)(81)와, 자리올림수(C)들을 가산하는 전가산기(91)와, (S)들을 가산하는 전가산기(92)와, 연산마무리 단계의 전가산기(93)(94)로 구성되고, 상기 전가산기(91)(92)(94)들은 부입력-정출력의셀들로 구성하며, 상기 전가산기(61)(71)(81)(93)들은 정입력-부출력 셀들로 구성시킨 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  21. 제6항에 있어서, 풀가산기 사용되는 정입력-부출력 셀들은 다음식을 만족하는 CMOS 트랜지스터로 구성시킨 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  22. Cout′=(cin(a+b)+a·b)′
  23. Sum′=(Cout(a+b+cin)+a+b·cin)′
  24. 제6항에 있어서, 풀가산기로 사용되는 부입력-정입력 셀들은 다음식을 만족하는 CMOS 트랜지스터들로 구성시킨 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  25. Cout=((cin′+a′·b′)·(a′+b′))′
  26. Sum=((Cout+a′·b′)·(a′+b′+cin))′
  27. 승수(Y)의 비트값을 부스알고리즘으로 연산하여 부호화된 신호를 출력시키는 수정형 부스 부호기(MBE)와, 상기 수정형 부스 부호기(MBE)에 연결되고 피승수(X)의 값과 수정형 부스 부호기(MBE)의 보호화된 신호를 연산시켜 부본곱을 생성시키고 부분곱들을 스킵 간격반큼씩 이동시켜 더하는 스킵 배열(SAP)파, 상기 스킵 배열(SAP)에 연결되어 스킵배역에서 출력된 2진비트들을 고속으로 가산시키는 수정형 월락트리(MWT)와, 상기 수정형 월락트리(MWT)에 연결되어 수정형 월락트리에서 연산되어 출력된 두행의값을 가산시키는 하이브리드 프리픽스 가산기(HPA)와, 로 구성된 스킵 배열과 수정형 월락 트리를 사용하는 병렬승산기.
  28. 제9항에 있어서, 하이브리드 프리픽스 가산기(HPA)가 일반적인 고속 가산기로 사용되는 스킵 배열과 수정형 월락트리를사용하는 병렬 승산기.
  29. ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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