JP3115009B2 - 跳躍配列と修正形ワラストリーとを使用する並列乗算器 - Google Patents

跳躍配列と修正形ワラストリーとを使用する並列乗算器

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JP3115009B2 JP03015984A JP1598491A JP3115009B2 JP 3115009 B2 JP3115009 B2 JP 3115009B2 JP 03015984 A JP03015984 A JP 03015984A JP 1598491 A JP1598491 A JP 1598491A JP 3115009 B2 JP3115009 B2 JP 3115009B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は並列乗算器に関し、もっ
と詳しくは修正形ブース（Booth）アルゴリズム、跳躍
（Skip）配列、修正形ワラストリー（Wallace tree）を
使用する２進数並列乗算器に関する。
【０００２】
【従来の技術】並列乗算器、コンピュータ演算装置ＡＬ
Ｕ、ファックシミリＦＡＸ、信号処理システム、行列演
算器（乗算、コンボールションConvolutionなど）、特
殊目的用チップなどのような、いろいろの応用システム
から重要に使用されている２進数並列乗算器のチップ面
積を減少させ乗算速度を増加させるためのいろいろな方
法が提案されている。例えば、John Wiley ＆ Sons社か
ら発行したコンピュータアリスメーティックComputer A
rithmetic １９７９、ページ１２９〜２１２及び１９７
８年５月２９日付発行されたNIKKEIエレックトロニック
ス（Electronics）、ページ７６〜８９の記載から修正
形ブースアルゴリズムを使用する並列乗算器は速度を大
きく増加させることができると知らせている。
【０００３】従来に並列乗算器は記述されたことのよう
に、その利用分野が広範囲の程多様なアルゴリズムと技
術で設計されている。現在まで開発された並列乗算器中
で比較的性能が優秀で実際にたくさん使用されているも
のは大きく二種の種類がある。二種の方式はみんなが乗
算の初期段階に修正形ブースアルゴリズムを使用してn/
2個の部分積行を生成する。ここでｎは被乗数と乗数各
々の入力ビット数である。並列乗算器の内部回路中一番
比重が大きくて重要な部分は多数の被演算子加算回路で
多数（n/2個）の部分積行を加算して二個の行で減縮さ
せることになり、この部分を具現することにおいて、一
番目の方式は全加算器配列を使用し、二番目の方式はワ
ラストリーを使用する。一番目の配列を利用した乗算器
は、二次元配列で構成され、それぞれのセルは基本的に
全加算器を使用する。この乗算器はセルの出力がまっす
ぐに次の行の入力で順次的に伝達される固有の特性を持
っていて、このような特性により０（ｎ）の遅延時間複
雑度を持つ用になり計算時間が根本的に鈍いと言う欠点
がある。
【０００４】第１図に配列を利用した並列乗算器の全般
的な構成が図示されている。第１図の並列乗算器で被乗
数Ｘと乗数Ｙを掛ける場合１６ビットの桁を持つ被乗数
Ｘはそれぞれの第１行被演算子加算セルＣＬ１、第２行
被演算子加算セルＣＬ２……第８行被演算子加算セルＣ
Ｌ８に入力され、１６ビットの桁を持つ乗数Ｙは修正形
ブース符号器ＭＢＥに入力される。修正形ブース符号器
ＭＢＥは乗数Ｙを受けて修正形ブースアルゴリズムによ
って符号化された出力をそれぞれの第１行被演算子加算
セルＣＬ１、第２行被演算子加算セルＣＬ３……第８行
被演算子加算セルＣＬ８に入力させる。符号化された出
力は３ビットの信号として修正形ブースアルゴリズムに
より演算された値が出力される。上記それぞれの第１行
乃至第８行被演算子加算セルは被乗算数Ｘの値と修正形
ブース符号器ＭＢＥから符号化された出力値を各々演算
して第１行被演算子加算セルＣＬ１から演算された値
は、次の第２行被演算子加算セルＣＬ２から演算された
値と加えられる。この時、上記第２行被演算子加算セル
ＣＬ２から演算された値は、被乗数Ｘの値と修正形ブー
ス符号器ＭＢＥから符号化された出力値を予め演算した
値になる。
【０００５】このように、第１行被演算子加算セルＣＬ
１の演算値と、第２行被演算子加算セルＣＬ２の演算値
と、第３行被演算子加算セルＣＬ２の演算値、……順で
順次的に加えて高速加算器（Fast Adder；ＦＡＤ）に入
力され、またそれの補数乗算のために第１行被演算子加
算セルＣＬ１、第２行被演算子加算セルＣＬ２……から
最下位の２ビットとそれの補数を取るための２ビット、
即ち各行当り４ビットが高速加算器ＦＡＤに入力されて
高速加算器ＦＡＤから加算された値が被乗数Ｘと乗数Ｙ
とを掛ける２ｎビットの乗算された値になる。このよう
な並列乗算器では各行の出力がまっすぐに次の行へ順次
的に伝達されることを知ることができる。乗算時間が入
力ビットの数に比例して遅いので、高速の乗算を求める
応用分野では性能が大きく低下されて乗算ビットの数が
大きい程性能低下が大きい。従って、乗算ビットの数が
小さくて相対的に高速を求めないでチップ面積が狭いべ
き場合ばかり第１図の並列乗算器が易く適用されること
ができる制限を持っている。
【０００６】二番目のワラストリーを利用した並列乗算
器は計算時間の複数度が0(logn)で速いと言う特性にも
かかわらずチップ面積が大きくてその構造が不規則的と
言う原理的な問題点を持っている。従ってできるだけチ
ップ面積を狭くし、設計費用を低廉にしなければならな
い場合には困るようになる。また第６図で見るように一
般的なＮＭＯＳやＣＯＭＯＳ設計からセルの上げ数出力
は１ゲート遅延されて出力され、和出力は上げ数出力を
利用して次のゲート遅延後に合わせて２ゲート遅延後に
出力される特性を持つが、この時上げ数出力は和出力が
出力される時まで待機状態にあるようになる。即ち、先
に出力された上げ数出力が次の演算にまっすぐに計算さ
れないと言う問題点を持っている。第２図はこのような
ワラストリーを使用する並列乗算器の全般的な構成を示
していて、第５図はワラストリーの構造を示している。
上記した二種の並列乗算器の終わりの計算段階は二個の
行を加える加算器である。従来の乗算器に利用するCarr
y lookahead加算器を始めた加算回路はチップ面積と速
度の上相反された問題点を持っている。即ち、計算時間
を速く設計した加算器はチップ面積が大きく増加するこ
とになる。従って小さいチップ面積を高速で加算を遂行
する効率的な高性能加算器が求められる。
【０００７】
【発明が解決しようとする課題】本発明の目的は乗算器
のチップ面積を減少させ、乗算時間を短縮して高速の並
列乗算を遂行することのできる修正形ブースアルゴリズ
ム、跳躍配列、修正形ワラストリーを使用する並列乗算
器を提供することにある。乗算器の乗算時間を短縮する
ために遅延時間の複雑度を0(logn)とし、跳躍配列、修
正形ワラストリー構造、ハイブリッドプリフィックス加
算器を使用して達成することができる。本発明の他の目
的は、乗算器構造の規則性（Regularity）を向上させて
チップ面積を減少させ、製造が容易な並列乗算器を提供
することにある。乗算器構造の規則性向上は跳躍配列及
びハイブリッドプリフィックス加算器を使用することに
よって達成することができる。
【０００８】
【課題を解決するための手段】以下、本発明の好ましい
実施例を添付された図面によって詳細に説明する。第３
図は本発明による並列乗算器を示したダイアグラムであ
り、並列乗算器の全体的な構成が図示されている。本発
明は乗数Ｙのビット値を修正形ブースアルゴリズムで演
算して符号化された信号を出力させる修正形ブース符号
器ＭＢＥと、上記修正形ブース符号器ＭＢＥに連結され
被乗数Ｘの値と修正形ブース符号器ＭＢＥの符号化され
た信号を演算させて部分積を生成させて部分積を跳躍間
隔程ずつ移動させて加える跳躍配列ＳＡＰと、上記跳躍
配列ＳＡＰに連結され跳躍配列から出力された２進ビッ
トを高速で加算させる修正形ワラストリーＭＷＴと、上
記修正形ワラストリーＭＷＴに連結され修正形ワラスト
リーから演算されて出力された２行の値を加算させるハ
イブリッドプリフィックス加算器ＨＰＡとから構成され
る跳躍配列と修正形ワラストリーとを使用する並列乗算
器を特徴とする。先ず、各々ｎビットの被乗数Ｘと乗数
Ｙを並列乗算するために乗算の初期段階から修正形ブー
スアルゴリズムを適用してn/2個の部分積行を生成す
る。ここで、ｎは入力ビット数として第３図はｎが１６
の場合である。この時、修正形ブース符号器ＭＢＥは乗
数Ｙを受けて３▲×▼（n/2）個の符号化された出力を
跳躍配列ＳＡＰに入力させる。跳躍配列ＳＡＰは被乗数
Ｘと修正形ブース符号器ＭＢＥの出力を受けて部分積を
生成させて演算した後その出力を修正形ワラストリーＭ
ＷＴに入力させるようになる。
【０００９】上記で部分積を生成させる過程は第１図の
回路と同一である。特に、跳躍配列ＳＡＰはn/2個の部
分積行を利用してn/log(n/2)個で減少させる。跳躍配列
は0(logn)の計算速度を維持しながら乗算器構造の規則
性を向上させてチップ面積を小さくして設けが容易する
ようになる。そして跳躍配列ＳＡＰから生成された結果
を加えて２個の行で圧縮するために修正形ワラストリー
を使用する。修正形ワラストリーはセルの上げ数出力の
待機状態を除去することによって既存のワラストリーよ
り計算速度が速くなる。跳躍配列と修正形ワラストリー
の各セルを正入力−負出力セルと負入力−正出力セルで
設けて相互交互に、配置することによって計算速度を短
縮させ、チップ面積を減少させる。終わりに２個の行を
加えるための加算回路としてチップ面積が小さくて速度
が速いハイブリッドプリフィックス加算器ＨＰＡを使用
する。
【００１０】本発明と配列を利用した並列乗算器とを比
較すればチップ面積は大きくなるが計算時間０（ｎ）は
0(logn)で顕著に短縮される。またワラストリーを利用
した並列乗算器と比較すれば跳躍配列と修正形ワラスト
リーの0(2n2logn)から0(n2logn+2n2)で減少されて全体
的なチップ面積が小さくなり、計算時間は二つ共に0(lo
gn)であるが実用的な範囲（１２８ビット以下）ではも
っと速くなる。この回路にはｎビットの二つの数を乗算
するために修正形ブース符号器ＭＢＥ、跳躍配列ＳＡ
Ｐ、修正形ワラストリーＭＷＴ及びハイブリッドプリフ
ィックス加算器ＨＰＡが組合されて使用され、最終的に
２ｎビットの結果を出力するようになる。
【００１１】即ち、修正形ブースアルゴリズムを利用し
て乗数Ｙの各ビットを修正形ブース符号器ＭＢＥに入力
して(n/2)▲×▼３個の符号化された出力線を発生させ
る。ｉ番目の行の３個の符号化された出力信号は次の通
りに求められる。次に示す式から“’”は−として論理
否定ＮＯＴを示す。 ONEi=y2i▲＋▼y2i-1 TWOi=(y2i+1)’・y2i-1+y2i+1・(y2i)’・(y2i-1)’ NEGi=y2i+1((y2i)’+(y’2i-1)’) ここで、ｉの範囲は０≦ｉ≦n/2-1であり、y-1の値は０
である。３個の出力線当一つの部分積行を生成するよう
になるので、修正形ブース符号器の出力線とｎ個の被乗
数を部分積を生成することができるそれぞれの被演算子
加算セルに入力してn/2個の部分積行を生成する。ｉ番
目の部分積行のｊ番目のビットは次の通り求められる。 Pi,j=(ONEi・xj+TWOi・xj-1)▲＋▼NEGi ここで、ｉの範囲は０≦ｉ≦n/2-1であり、ｊの範囲は
０≦ｊ≦ｎ、x-1の値は０であり、ｘｎは符号拡張とし
てその値はｘｎ−１と同じである。
【００１２】このように求められた部分積Ｐｉ，ｊは、
行を示す添字ｉが０から１ずつ増加することによって、
その行の部分積などが左側に２ビットずつ移動（shif
t）されて列を示す添字ｊの値が２ずつ増加するように
なる。n/2個の部分積行は跳躍配列ＳＡＰを使用してn/l
og(n/2)個へ減縮される。第３図からの跳躍配列の構成
が第４図に示している。n/2個の部分積行を演算する跳
躍配列ＳＡＰは第１行被演算子加算セルＣＬ１１、第２
行被演算子加算セルＣＬ１２…第８行被演算子加算セル
ＣＬ１８から構成され、第１行被演算子加算セルＣＬ１
１は３行ずつ跳躍されて第４行被演算子加算セルＣＬ１
４と演算処理され、第２行被演算子加算セルＣＬ１２は
３行ずつ跳躍されて第５行被演算子加算セルＣＬ１５と
演算処理される順でそれぞれの被演算子加算セルは３行
ずつ跳躍されて演算されるように構成する。
【００１３】上記跳躍配列ＳＡＰは既存の配列を変形さ
せたもので、各セルは全加算器とから構成される。跳躍
配列からの計算時間を部分積行数の代数値（log(n/2)）
に比例するように設定するために跳躍間隔はn(2log(n/
2))で定められる。n/2個の部分積行はn/(2log(n/2))個
ずつ一つの群groupを形成するようになり、全てlog(n/
2)個の群を形成する。初めの３個の群は全加算機セルで
一時に加えるので跳躍の回路はlog(n/2)-3で跳躍配列か
らの計算時間はlog(n/2)-2である。跳躍配列上で上位群
の各セルの上げ数出力と和出力はまっすぐに次の群の対
応される行で入力される。この時上げ数出力は一位（We
ight）高いセルに入力される。跳躍配列からのｉ番目行
ｊ番目列の全加算器セルの上げ数出力Ｃｉ，ｊと和出力
Ｓｉ，ｊは次のように求められる。 Ci,j=fc(Pi,j,Si-n/2log(n/2),j,Ci-n/2log(n/2),j-1) Si,j=fs(Pi,j,Si-n/2log(n/2),j,Ci-n/2log(n/2),j-1)
【００１４】ここでfcとfsはそれぞれの全加算器の上げ
数出力と和出力を求める関数であり、３個の因子はそれ
ぞれの被加数、加数、前位から伝達された上げ数を示
す。これらの３因子間には交換法則（Commutative La
w）が成立する。ｉの範囲はn/log（n/2）≦ｉ≦n/2-i,j
の範囲は2i≦ｊ≦2i+nであり、０番目行から(n/log(n/
2)-1)番目行間の範囲即ち、０≦ｉ≦n/log(n/2)-1の範
囲ではCi,j=0,Si,j=Pi,jで定義する。ｉとｊ値の範囲を
脱けて定義されなPi,j,Si,j,Ci,jは存在しない値であ
り、０でみなされることができる。跳躍配列から出力さ
れたn/log(n/2)個のビット行は修正形ワラストリーに入
力されて２個の行で減縮される。修正形ワラストリーは
セルの上げ数出力待機状態を除去することによって既存
のワラストリーより計算速度が速い。第７図および第８
図から分かるようにＣＭＯＳ設計で全加算器セルの上げ
数出力は１ゲート遅延後に出力されて和出力は上げ数出
力を利用してその次のゲート遅延後に合わせて２ゲート
遅延後に出力される特性を持つが、既存のワラストリー
から上げ数出力は和出力が出力される時まで待機状態に
あるようになる。このような上げ数出力の待機状態を除
去して計算速度を短縮させるために本発明は修正形ワラ
ストリーＭＷＴから先き出力された上げ数出力を和出力
が出力される時まで待機させないでまっすぐに次のセル
に入力することによってトリーでの全体的な計算時間を
短縮させる。この時それぞれの全加算器セルは次に説明
するように、正入力−負出力セルと負入力−正出力セル
を交互に配置する。修正形ワラストリーの一つの例が第
６図に図示されていて、修正形ワラストリーは既存のワ
ラストリーとほとんど同一なチップ面積を持ちながらも
計算時間が速い。
【００１５】一般的なワラストリーでは第５図のように
構成される。跳躍配列ＳＡＰから演算された演算値Ｐ０
〜Ｐ８は全加算器１１，２１，３１に入力される。全加
算器１１，２１，３１から加算された結果の上げ数Ｃ及
び和Ｓは各々次の段階の全加算器４１，４２に入力され
て加算される方式で全加算器４３，４４を通って２ビッ
トの演算出力が発生される。第２図は従来に修正形ブー
スアルゴリズムとワラストリーを使用した並列乗算器を
示したダイアグラムであり、ここで使用されたワラスト
リーの構造は第５図と同じ構造を持っているが全加算器
では一般的に正入力−正出力セルを使用する。全加算器
４４の最終上げ数Ｃ及び和Ｓは高速加算器ＦＡＤで演算
されて乗算された値が出力される。全加算器でＦＡｐｎ
は正入力−負出力セルを示して、ＦＡｎｐは負入力−正
出力のセルを示す。
【００１６】第６図はこの発明による修正形ワラストリ
ーの構造を示しているもので、跳躍配列ＳＡＰから演算
された演算値Ｐ０〜Ｐ８が入力される全加算器６１，７
１，８１と、上記全加算器６１，７１，８１の出力側に
連結され全加算器６１，７１，８１で加算された値の上
げ数Ｃを加算させる全加算器９１と、上記全加算器６
１，７１，８１の出力側に連結され全加算器６１，７
１，８１で加算された和Ｓなどを加算させる全加算器９
２と、上記全加算器９１，９２の出力側に連結され全加
算器９１の和Ｓと全加算器９１，９２の上げ数Ｃを加算
させる全加算器９３と、全加算器９２，９３の出力側に
連結され全加算器９３の上げ数Ｃと全加算器９２，９３
の和Ｓを加算させる全加算器９４とから構成される。
【００１７】この回路では上げ数Ｃは上げ数だけ加算す
る全加算器に入力され和Ｓは和Ｓを加算する全加算器を
使用して加算されるようにすることによって待機状態が
発生されることを防止することができる。ここで跳躍配
列と修正形ワラストリーの各セルは基本的に全加算器で
ある。上記並列乗算器ではこのセルを正入力−負出力セ
ルと負入力−正出力とから構成してそれぞれのセルを交
互に配置することによってセルからの遅延時間を短縮さ
せてチップ面積を減少させる。各セルをこのように構成
すると、セル出力部の反転器（Inverter）を除去するよ
うになり各セルから１ゲート遅延ずつ速くなりゲート数
は減少するようになる。全加算器の正入力−負出力セル
の論理式は、 Cout’=(Cin(a・b)+a・b)’ Sum’=(Cout’(a+b+Cin)+a・b・Cin)’ で表示され、第７図は上記式をＣＭＯＳ回路とから構成
したものである。また負入力−正出力セルの論理式は、 Cout=((Cin’+a’・b’)・(a’+b’))’ Sum=((Cout+a’+b’+Cin’)・(a’+b’+Cin’))’ で示すことができる。第８図はこれをＣＯＭＯＳ回路と
構成したものである。ここで、ａ，ｂ，Cinは入力信号
であり、特にCinは前位（Weight）から伝達される上げ
数入力である。
【００１８】乗算器の最終段階の加算を効率的に遂行す
るためにハイブリッドプリフィックス加算器ＨＰＡを使
用する。ハイブリッドプリフィックス加算器はチップ面
積が小さくて計算速度が速い優秀な性能の加算器として
これを本並列乗算器に適用することによって乗算器全体
の性能を向上させる。各セルの論理的機能は次の通りで
ある。 ｉ）Pgセル (Pi,1)’=(ai+bi)’ (gi,1)’=(ai+bi)’ ii）bpセル (pj,2k+1)’=(pi,2k・pj,2k)’ (gj,2k+1)’=(j,2kgi,2k+gj,2k)’ iii）bnセル pj,2k=((pi,2k-1)’+(pj,2k-1)’)’ pj,2k=((pj,2k-1)’+(gi,2k-1)’(gj,2k1)’)’ iv）ホワイト（white）セル pi,k=(pi,k-1)’ gi,k=(gi,k-1)’ ｖ）サム（sum）セル Si=((Ci+(Pi,1)’・(Ci-1)’)((gi,1)’+(Ci-1)’))’
【００１９】第９図は上記式を表したハイブリッドプリ
フィックス加算器の構成を示していて、１６ビットの二
つの数ａ１６，ａ１５，…，ａ１，ａ１６，ａ１５，
…，ｂ１を加えて結果Ｓ１７，Ｓ１６，…，Ｓ１を求め
るようになる。ｐとｇからの２個の下部添字は各々第７
図からの行と列を示して、ａｉ，ｂｉ，ｃｉ，ｓｉは各
々ｉ番目の被加数、加数、上げ数、和を表す。上記した
それぞれのセルはＮＭＯＳトランジスタ及びＰＭＯＳト
ランジスタとして回路を構成して上記式が演算処理され
るようにすることができ、上記したハイブリッドプリフ
ィックス加算器はIEEE INTERNATIONAL CONFERENCE ON C
OMPUTER DESIGN学術誌に１９８７年８月に“VLSI Desig
n of High-Speed, Low-Area Addition Circutry”で本
発明と同一な発明者が発表したことがある。本発明では
最終段階の上げ数及び和の出力をハイブリッドプリフィ
ックス加算器ＨＰＡを使用して迅速に処理してより速い
演算効果を得ることができる（これに対する具体的な説
明は上記IEEE誌を参照要）。
【００２０】本発明の並列乗算器は配列を利用した並列
乗算器と比較してチップ面積は大きいが、計算時間が0
(n)から0(logn)で顕著に短縮される。現在まで一番速い
並列乗算アルゴリズムで知らせたワラストリーを利用し
た並列乗算器と比較して見れば、跳躍配列と修正形ワラ
ストリーのチップ面積が既存ラストリーの0(2n2logn)か
ら0(n2logn+2n2)で減少されて全体的なチップ面積が小
さくなり、計算時間は二つ共に0(logn)であるが実用的
な範囲（１２８ビット以下）ではワラストリーを利用し
た並列乗算器より速くて次のような効果を得ることがで
きる。
【００２１】
【発明の効果】１）並列乗算器の加算時間の複雑度（Co
mplexity）が0(logn)の速い乗算を遂行する。乗算器構
造の規則性（Regularity）が向上され、チップ面積が減
少して計算が容易して設計費用が減少する。 ２）跳躍配列の開発で0(logn)の計算時間を維持しなが
ら相当な規則性を持つようになりチップ面積が減少し設
計が容易する。 ３）修正形ワラストリーの開発で全加算器セルの上げ数
出力待機状態を除去して既存ワラストリーより計算時間
が短縮される。 ４）ハイブリッドプリフィックスの加算器の使用で計算
時間が速くて規則的な構造を持ってチップ面積が小さ
い。 ５）正入力−負出力セルと負入力−正出力セルの交互配
置でセルからの遅延時間を短縮させセルのゲート数減少
でチップ面積が減少する。 ６）配列を利用した並列乗算器と比較してチップ面積は
大きいが計算時間が０（ｎ）から0(logn)で顕著に短縮
される。またワラストリーを利用した並列乗算器と比較
して跳躍配列と修正形ワラストリーのチップ面積が既存
ワラストリーの0(2n2logn)から0(n2logn+2n2)で減少さ
れて全体的なチップ面積が小さくなり、計算時間は二つ
共に0(logn)であるが実用的な範囲（１２８ビット以
下）ではもっと速い。 ７）究極的に性能が優秀な並列乗算器が開発され、付随
的に高性能の多数被演算子加算回路が開発される。 ８）各種並列乗算器、コンピュータ演算装置ＡＬＵ、フ
ァックシミリＦＡＸ、信号処理、行列演算及び特殊目的
用チップなどの応用分野にこの発明の並列乗算器を効果
的に応用することによって全体的なシステムの性能向上
を期することができる。
【図面の簡単な説明】
【図１】従来に修正形ブースアルゴリズムを使用する配
列式並列乗算器を示したダイアグラムである。
【図２】従来に修正形ブースアルゴリズムとワラストリ
ーとを使用する並列乗算器を示したダイアグラムであ
る。
【図３】本発明による並列乗算器を示したダイアグラム
である。
【図４】本発明による跳躍配列状態を示したダイアグラ
ムである。
【図５】ワラストリーの構造を示したダイアグラムであ
り、一般的なワラストリーの構造を示すものである。
【図６】ワラストリーの構造を示したダイアグラムであ
り、本発明による修正形ワラストリーの構造である。
【図７】本発明による全加算器ＣＭＯＳセルを示した回
路図であり、正入力−負出力セルを示した回路である。
【図８】本発明による全加算器ＣＭＯＳセルを示した回
路図であり、負入力−正入力を示した回路である。
【図９】本発明による並列乗算器で終わりの演算時使用
されるハイブリッドプリフィックス加算器である。
【符号の説明】
Ｘ 被乗数 Ｙ 乗数 Ｃ 上げ数 Ｓ 和 ＣＬ１，ＣＬ１１ 第１行被演算子加算セル ＣＬ２，ＣＬ１２ 第２行被演算子加算セル ＣＬ３，ＣＬ１３ 第３行被演算子加算セル ６１，７１，８１，Ｐ１，Ｐ２，Ｐ３ 全加算器 ＭＢＥ 修正形ブース符号器 ＨＰＡ ハイブリッドプリフィックス加算器 ＳＡＰ 跳躍配列 ＭＷＴ 修正形ワラストリー ＦＡＤ 高速加算器
フロントページの続き (72)発明者 ハン、 タック ドン 大韓民国 ソウル市 ソンパ−ク シャ ムシル−ドン ウースン アパートメン ト ２−101 (72)発明者 モー、 サン マン 大韓民国 ソウル市 クウァナク−ク シリム 12−ドン 610−415 (56)参考文献 特開 昭56−63649（ＪＰ，Ａ) 特開 昭60−105042（ＪＰ，Ａ) 特開 昭63−78229（ＪＰ，Ａ) 特開 平２−112020（ＪＰ，Ａ) 特開 昭62−166424（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｎビットを有する２進乗数（Ｙ）と２進
    被乗数（Ｘ）との並列乗算器にして、 修正ブースアルゴリズムに基づいて、前記２進乗数
    （Ｙ）をコード化する修正ブースエンコーダ（ＭＢＥ）
    と、 前記修正ブースエンコーダからのコード化された出力値
    を受け、当該出力値の各々のビットグループと２進被乗
    数（Ｘ）とを用いて部分積を生成し、且つ、前記部分積
    を跳躍間隔だけシフトして各々のラインへ出力する跳躍
    配列（ＳＡＰ）と、 前記スキップ配列（ＳＡＰ）の各々のラインから提供さ
    れた前記部分積を加算する修正ワラストリー（ＭＷＴ）
    と、 を備え、 前記修正ワラストリー（ＭＷＴ）は、和生成が桁上げ生
    成に対して遅延している複数の全加算器を備え、前記跳
    躍配列からの出力（Ｐ０−Ｐ８）を受け取り、 前記複数の全加算器は、 第１時点（１）において、桁上げ出力信号を生成し、第
    ２時点（２）において和出力信号を生成する第１全加算
    器（６１，７１，８１）と、 前記第１全加算器（６１，７１，８１）からの各桁上げ
    信号に基づいて、前記第２時点（２）において桁上げ出
    力信号を生成し、第３時点（３）において和出力信号を
    生成する第２全加算器（９１）と、 前記第１全加算器（６１，７１，８１）からの各和出力
    信号に基づいて、前記第３時点（３）において桁上げ出
    力信号を生成し且つ、第４時点（４）において和出力信
    号を生成する第３全加算器（９２）と、 前記第２全加算器（９１）からの桁上げ出力信号及び和
    出力信号並びに、前記第３全加算器（９２）からの桁上
    げ出力信号に基づいて、前記第４時点（４）において桁
    上げ出力信号を生成し、且つ、第５時点（５）において
    和出力信号を生成する第４全加算器（９３）と、 前記第４全加算器（９３）からの桁上げ出力信号及び和
    出力信号並びに前記第３全加算器（９２）からの和出力
    信号に基づいて、第６時点（６）において桁上げ出力信
    号を生成し、且つ、第７時点（７）において和出力信号
    を生成する第５全加算器（９４）とを備え、 前記第１全加算器（６１，７１，８１）及び前記第４全
    加算器（９３）は、正入力・負出力（ＦＡｐｎ）で構成
    され、前記第２全加算器（９１）及び第３全加算器（９
    ２）及び第５全加算器（９４）は、負入力・正出力（Ｆ
    Ａｎｐ）で構成され、 前記正入力且つ負出力を有する全加算器（ＦＡｐｎ）
    は、以下の式を満足するＣＭＯＳトランジスタで構成さ
    れ、 Cout’ = (Cin(a+b)+a・b)’ Sum’ = (Cout’(a+b+Cin)+a・b・Cin)’ 前記負入力且つ正出力の全加算器（ＦＡｎｐ）は、以下
    の式を満足するＣＭＯＳトランジスタで構成され、 Cout = ((Cin’+ a’・b’)・(a’+ b’)) Sum = ((Cout+ a’・b’・Cin’)・(a’+b’+Cin’))’ ここにａ，ｂは、前記全加算器の入力信号であり、Ｃｉ
    ｎは桁上げ入力信号であり、Ｃｏｕｔは桁上げ出力信号
    であり、Ｓumは、和出力信号であり、“，”はその前に
    ある事項の否定を表す並列乗算器。
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